JPH04506123A - 計算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 計算装置 本発明は、請求項１の上位概念に記載の計算装置に関する。

計算機技術では、プロセスまたは問題の理想的処理および理想的時間有効利用の ために、複数のプロセッサをマルチプロセッサシステムに統合することがますま す行われている。これら個々のプロセッサはそれぞれその固有の課題解決に理想 的に適合されており、課題をほぼ相互に依存せずに処理することができる。

これらのプロセッサの上位に位置するプロセッサがこれらのプロセッサの結果を 後続処理のためにまとめる。

マルチプロセッサシステムでは、個々のプロセッサが、タイムシェアリング方式 （ＴＳＳ）で共通のシステムバス上で動作しており、システムバスがデータ交信 に対して容量不足になる危険性がある。

本発明の課題は、システムバスを介したデータ伝送の量を低減し、時間的に最適 に構成することである。

この課題は請求項１の特徴部分に記載された構成により解決される。

本発明の利点は、個々のプロセッサシステムに対しては比較的僅かな待機時間し か生ぜず、位置的に密に相互に接続されたプロセッサシステムはシステムバスを 使用しなくても相互に交信することができる。

本発明の別の利点は、下位請求項および実施例に記載されている。

本発明の計算装置では、複数のプロセッササブシステムが備えられており、それ らのサブシステムには、相互にほぼ依存せずに動作するそれぞれ少なくとも２つ のローカルプロセッサシステムが配属されている。

プロセッササブシステムはシステムバスにより相互に接続されており、システム バスを介して相互に、備わっている別のシステム構成群、例えばシステムバス決 定論理回路、システムメモリ、またはシステムバスに接続されたプロセッサと交 信することができる。

プロセッササブシステムのローカルプロセッサシステムは、結合素子を介して相 互に、またはシステムバスと接続可能であり、その際結合素子の決定論理回路は 、ローカルプロセッサシステムの交信要求処理順序を定めるストラテジーに依存 している。このストラテジーは選択的にプログラミング可能であり、結合素子を 介して生成される次の接続を定める。

結合素子は決定論理回路、ローカルプロセッサシステムおよびシステムバスの接 続のため少なくとも３つの入／出力側、いわゆるポートと、例えばローカルプロ セッサシステムの処理したプログラム成分を記憶するためおよび／または結合素 子に場合により存在しているプロセッサのプログラムおよびデータの記憶のため のグローバルメモリを有している。結合素子はさらに結合素子に含まれる構成素 子の接続のための交信バスを有している。

本発明を以下図面に基づき詳細に説明する。

図１は計算装置の実施例を示す。計算装置は複数のプロセッササブシステム２． ５．７からなり、これらはシステムバス８を介して相互に、および計算装置に所 属するシステムバス決定論理回路１１と接続されている。プロセッササブシステ ム２．５．７はそれぞれ１つの結合素子９．１０・・・・・・および２つのロー カルプロセッサシステム１．３；４．６を有しており、それぞれのプロセッササ ブシステム２．５．７はカード上の１つの構成群に統合することができる。勿論 、計算装置はそれ以上のプロセッササブシステムを有することができ、プロセッ ササブシステム２．５．７はそれ以上のローカルプロセッサシステムｌ、３：４ ．６を有することができる。

ローカルプロセッサシステムｌ、３：４．６はプロセッサシステムの独立動作に 必要な素子、例えばローカルプロセッサ、ローカルメモリ、ローカルバスおよび ローカル端末機を有している。

プロセッササブシステムは図示の実施例のようにすべて同じ構成にすることもで きるが、種々異なる素子を有することもできる。例えばローカルプロセッサシス テムｌ、３；４．６はローカル端末機を有しておらず、または結合素子９．１ｏ はグローバルメモリまたはインテリジェントコントローラを有していないことも 可能である０例えばローカルプロセッサシステム１がローカルプロセッサシステ ム３と交信したい場合、ローカルプロセッサシステム１は交信要求を、プロセッ ササブシステム３に所属する結合素子１０の決定論理回路１２に送出する。結合 素子ＩＱの決定論理回路１２は、交信バス１４および結合素子１０のグローバル メモリ１６が空きか否かを検査する。交信パス１４およびグローバルメモリ１６ が空きならば、すなわち、他のプロセッサが交信バス１４および結合素子１０の グローバルメモリ１６にちょうどアクセスしていなければ、決定論理回路１２は 入／出力側Ａを開放し、入／出力側ＢおよびＣを閉状態に保持する。グローバル メモリ１６がセレクトされ、ローカルプロセッサ１はグローバルメモリ１６をア クセスする。決定論理回路１２はローカルプロセッサ３においてちょうど実行さ れているプログラムの中断を直ちにトリガすることができる。これにより、ロー カルプロセッサ３はグローバルメモリ１６からローカルプロセッサシステム３の ローカルメモリへの新たなデータを取り出すことができる。また、ローカルプロ セッサ３は、当該プロセッサに対して重要なデータがグローバルメモリ１６内に 存在するか否かを常時監視する。存在する場合は、口−カルプロセッサシステム ３はこれを所定の時間に読み出す。

ローカルプロセッサシステム１は結合素子１０の決定論理回路１２を介してロー カルプロセッサシステム３においてプログラムの中断をトリガし、そのデータを ローカルプロセッサシステム３のローカルメモリに直接書き込むことができる。

同じようにして図示の計算装置では、プロセッササブシステム５のローカルプロ セッサシステム４はローカルプロセッサシステム６と交信することができる。

プロセッササブシステム２と５のローカルプロセッサシステム１と３、並びに４ と６の間の交信はそれぞれの結合素子９と１０を介して行うことができ、システ ムバス８に負荷をかけることがない。

プロセッササブシステム２のローカルプロセッサシステム１がプロセッササブシ ステム５のローカルプロセッサシステム４と交信したい場合、ローカルプロセッ サシステムｌは交信要求を結合素子１０の決定論理回路１２を介してシステムバ ス決定論理回路１１に送出する。

システムパス決定論理回路１１は、システムバス８およびプロセッササブシステ ム５の結合素子９が空きであるか否かを検査する。システムバス８と結合素子９ が空きであれば、両者共がローカルプロセッサシステム１に配属される。結合素 子１０の決定論理回路１２は結合素子１０の入／出力側ＡとＣを開放し、入／出 力側Ｂを閉状態に保持する。これにより結合素子１０はローカルプロセッサ１に たいして導通となる。ローカルプロセッサシステム４のアドレスはシステムバス ８へ導通接続される。結合素子９が空きの場合、結合素子９の決定論理回路１３ は結合素子９の入／出力側Ｃを開放し、入／出力側ＡとＢを閉状態に保持する。

結合素子９のグローバルメモリ１７がセレクトされ、プロセッササブシステム２ のローカルプロセッサシステム１が結合素子９のグローバルメモリ１７にアクセ スする。この場合もローカルプロセッサシステムｌは、ローカルプロセッサシス テム４にて実行中のプログラムを即座に中断することをトリガできる。これによ りローカルプロセッサシステム４は、結合素子９のグローバルメモリ１７からロ ーカルプロセッサシステム４のローカルメモリへのデータを取り出すことができ る。

また、ローカルプロセッサシステム４は、当該システムに対して重要なデータが グローバルメモリ１７に存在しているか否かを常時監視する。存在している場合 、ローカルプロセッサシステム４は所定の時間でデータを読み出す。

この場合も、結合素子９が占有されていなければローカルプロセッサシステム１ はそのデータを直接、ローカルプロセッサシステム４のローカルメモリに書き込 む。ローカルプロセッサシステムｌと４の間の交信は、導通している結合素子９ と１０を介して行われ、ローカルプロセッサシステム３と６に負荷をかけること がない。

結合素子１０のインテリジェントコントローラが存在する場合に、グローバルメ モリ１６から結合素子１７のグローバルメモリ１７ヘシステムパス８を介してデ ータを伝送したければ、結合素子１０のインテリジェントコントローラは結合素 子１０が占有されていない場合、グローバルメモリ１６をアドレシングし、所望 のデータを読み出す。結合素子１０の入／出力側Ａ。

Ｂ、Ｃはその際閉状態である。データ引渡しの後、結合素子１ｏのインテリジェ ントコントローは、結合素子９．１０が占有されていない場合に、システムパス 決定論理回路１１を介して結合素子９のグローバルメモリ１７をアドレシングす る。結合素子１０の決定論理回路１２は入／出力側Ｃを開放し、入／出力側Ａと Ｂを閉状態に保持する。

結合素子９のグローバルメモリ１７のアドレスはシステムバス８を介して導通接 続される。結合素子９の決定論理回路１３は入／出力側Ｃを開放し、結合素子９ の入／出力側ＡとＢを閉状態に保持する。結合素子１０のインテリジェントコン トローラはそのデータを結合素子９のグローバルメモリ１７へ伝送することがで きる。ローカルバスはデータ伝送の際に負荷されない。

結合素子９．１０またはシステムバス８が、別のプロセッサのアクセスのため短 時間使用できなければ、待機サイクルが必要である。

国際調査報告 国際調査報告

Claims (6)

【特許請求の範囲】
1. １．相互に依存せずに動作するプロセッサシステムと、決定論理回路と、前記プ ロセッサシステムと決定論理回路とを相互に接続するシステムバスとを有する計 算装置において、 少なくとも２つのプロセッササブシステム（２、５、…）が設けられており、そ れらプロセッサシステムには相互に依存せずに動作する少なくとも２つのローカ ルプロセッサシステム（１、３；４、６；…）がそれぞれ配属されており、 システムバス（８）はプロセッササブシステム（２、５、…）を相互に接続し、 プロセッササブシステム（２、５）のローカルプロセッサシステム（１、３；４ 、６；…）は相互に、またはそれぞれシステムバス（８）と結合素子（９、１０ 、…）を介して接続され、 その際、該結合素子（９、１０、…）の決定論理回路によって、交信要求の処理 順序を定めるシーケンスに依存して結合素子（９、１０、…）を介して次に生成 される接続が決定され、 前記シーケンスは選択的にプログラミング可能である、ことを特徴とする計算装 置。
2. ２．結合素子（９、１０、…）は決定論理回路の他に、少なくとも３つの入／出 力側（ボート）、グローバルメモリおよび交信バスを有している請求項１記載の 計算装置。
3. ３．結合素子（９、１０、…）の少なくとも３つの入／出力側は相互に依存せず に制御可能である請求項２記載の計算装置。
4. ４．各結合素子（９、１０、…）のメモリは、各ローカルプロセッサシステム（ １、３；４、６、…）の情報を中間記憶するためにも用いられる請求項１または ２記載の計算装置。
5. ５．結合素子（９、１０、…）はインテリジェントコントローラを有している請 求項１から４までのいずれか１記載の計算装置。
6. ６．インテリジェントコントローラは、データをシステムバスを介して伝送する ことができる請求項５記載の計算装置。