JPS602702B2

JPS602702B2 - 記憶装置アクセス制御装置

Info

Publication number: JPS602702B2
Application number: JP15900678A
Authority: JP
Inventors: 幸和蕪山; 猛桝井; 慎一清水
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1978-12-22
Filing date: 1978-12-22
Publication date: 1985-01-23
Also published as: JPS5585962A

Description

【発明の詳細な説明】本発明は、記憶装置アクセス制御装置、特に例えば画像
データを格納している画像メモリの如き記憶装置に対し
て、ビット単位のリードノラィトやｘ敵方向とｙ軸方向
との選択的な繰返しアクセスやアクセス指示領域の選択
などを可能にした記憶装置アクセス制御装置に関するも
のである。

例えば画像処理に当っては、パターン認識処理に典型的
に現われる如く、画像メモリ上の画像データを順次変更
処理して行ったり、所定の範囲の画像データを選択して
リードノラィトしたり、繰返し行なうリード／ライト・
アクセスを例えばｘ麹方向走査やｙ軸方向走査に合わせ
て選択したり、１回のりード／ライトに対応して処理さ
れる単位を１藷単位のみでなく１ビット、２ビット、４
ビット・・・などのビット単位で行なったりするように
される。このような各種のアクセス・モード‘こ対応し
て、当該アクセス・モードに対して好都合となるように
画像データを格納し直すことは得策でない。

即ちいわば単一の記憶装置の内容を、上記アクセス・モ
ードに見合うようにリードノライトし得るようにするこ
とが望まれる。本発明は上記の点を解決することを目的
としており、本発明の記憶装置アクセス制御装置は、１
語２（Ｗｑ）ビットをもってリードノライトされるｘ。

×れ個のアドレスをもつ２次元アドレス空間の記憶装置
をアクセスしてゆく記憶装置アクセス制御装置であって
、上記１回のりード／ライトに際して有効なビットを２
ｐビット（ｐは零又は正の整数）として指定するビット
幅指定データ、上記有効ビットが２ｐビットとして指定
されたときに上記２次元アドレス空間をｍはｏ×ｎｙｏ
個の座標値をもつよう仮想的に変換する２次元アドレス
空間のバイト幅を指示するバイト・カウント・データ、
及び変換されたアドレス空間の順次リ−ドノラィトされ
るｖｘｗの大きさをもつアクセス指示領域の先頭座標位
置を指定する先頭座標位置デー夕が設定されるパラメー
タ・テーブルと、前記ビット幅指定データとバイト・カ
ウント・データと先頭座標位置データとに基づいて上記
記憶装置に対するアドレス情報を生成すると共に、前記
アドレス情報に基づいたアドレス番地がｙ磯方向に更新
される都度、前記バイト・カウント・データを加算した
結果をアドレス情報として生成するアドレス生成部とを
具備して成ることを特徴としている。以下図面を参照し
つつ説明する。第１図はｘｏ×仇個のアドレスをもつ２
次元アドレス空間の記憶装置を実質上ｍ神×岬。個の座
標値をもつよう仮想的な２次元記憶装置に変換して使用
する態様を説明する説明図、第２図はｘ軸方向アクセス
とｙ軸方向アクセスとを説明する説明図、第３図は本発
明のアクセス制御装置の一実施例全体構成、第４図は第
３図に示すアドレス生成部の一実施例構成、第５図は第
４図における初期値ロードを説明するタイム・チャート
、第６図は第４図図示のセレクト・ビット記憶装置（Ｒ
ＯＭ）を説明する説明図、第７図は第４図図示の構成の
動作を具体例にもとづいて説明する説明図を示す。

記憶装置は一般に１語２（Ｍｑ）ビット単位でリード／
ライトされるように構成されている。即ち、アドレスを
ｘ。×れの座標軸で指示されるものと考えた２次元アド
レス空間の記憶装置の場合、所定のアドレス幻×匁を指
定することによって当該アドレスに格納されている２（
ｐ十ｑ）ビットのデータに対してリード／ライトされる
。しかし、画像処理に当つては、１語中の１ビット、２
ビット、４ビット・・・など所定のビット単位で処理さ
れる頻度が多い。

このため、現実には１語２（川ｑ）ビット単位でリード
ノラィトされるが、処理装置と記憶装贋との間では２ｐ
ビット単位でデータ送受が繰返し行なわれるよう構成す
ることが望まれる。第１図はこのことを表わしており、
第１図Ａは２５舷バイトの記憶装置１が実質上１０２４
×２０４８〔語〕×１〔ビット〕で利用される態様を示
し、第２図Ｂは同じ記憶装置１が５１２×５１２〔語〕
×８〔ビット〕で利用される態様を示している。しかし
、勿論、第１図Ａ図示の利用態様の場合も、第１図Ｂ図
示の利用態様の場合も、・現実の記憶装置１はめ×仇〔
語〕×２（ｐ＋ｑ）〔ビット〕の記憶装置であることに
は変わりはなくリード／ライト・アクセスに当っては２
（Ｍｑ）ビット単位でリード／ライトされるものである
。以下の実施例においては、１語８ビットで構成され、
１ビット単位の送受、２ビット単位の送受、４ビット単
位の送受、８ビット単位の送受が可能であるものとして
説明される。また画像処理に当っては、２次元平面をｘ
軸方向に走査したりｙ軸方向に走査したりすることを想
定すると明瞭になる如く、例えば繰返し行なわれるリー
ド・アクセスに当って、上記×鞠方向走査に見合うアク
セスを行なったり上記ｙ軸方向走査に見合うアクセスを
行なったりすることが必要となる。

第２剛まこのことを説明している。即ち例えば第１図Ａ
や第１図Ｂなどに示される如き利用態様のもとで、図示
の如く、先頭番地ＳＴＡＤＤＩで始まるＷＤＩ×ＨＴＩ
のアクセス指示領域Ａをｘ軸方向に順次アクセスしたり
、先頭番地ＳＴＡＤＤ２で始まるＷＤ２×ＨＴ２のアク
セス指示領域Ｂをｙ軸方向に順次アクセスしたりするこ
とが必要である。第３図は、単一の均×仇〔譜〕×２（
川ｑ）ビットの記憶装置に対して、第１図および第２図
に示す如きアクセス・モードを任意にとり得るようにし
たアクセス制御装置の一実施例全体構成を示す。

図中記憶装置は図示右側に存在するものとして図示され
てなく、２はアクセス制御装置、３は制御部であって例
えばマイクロプロセッサによって構成されてアクセス制
御装置２に対して後述するパラメータを供給するもの、
４はパラメータ・レジスタ処理部であって例えば９バイ
ト分のパラメータがセットされるもの、５はパラメータ
・レジスタ、６は制御信号生成部であって外部アクセス
元装置からのりード／ライト命令に応じてアドレス生成
部を制御するもの、７はアドレス生成部であって図示し
ない記憶装置に対してアドレス情報を生成しては供給す
るものを表わしている。

上記パラメータ・レジス夕５にセットされるパラメー外
ま例えば９バイト分で構成され、次の如きデータを含ん
でいる。■ ＰＵＢ。

−上記２ｐビット単位でのデータ送受を指定するもので
、画像処理の場合で言えば１画素のビット数を１ビット
、２ビット、４ビット、８ビットのいずれかとして指定
する。【Ｂ）ＤＲＣＴ。

繰返し行なわれるアクセスがｘ軸方向に行なわれるかｙ
軸方向に行なわれるかを指定するもので、画像処理の場
合で言えばｘ敵方向走査かｙ軸方向走査かを指定する。
に）ＰＬＮＯ心 −記憶装置が複数のプレーンに区分し
て存在しており、いずれのブレーンに対してアクセスを
行なうかを指示する。

肋ＬＢＣＮＴ。

−ｘｏ×丸〔語〕×２（Ｍｑ）〔ビット〕の記憶装置を
第１図を参照して説明した如く実質上ｍ為×ｎれ〔語〕
×２り〔ビット〕の記憶装置として利用する場合のｘ軸
方向の語数（バイト・カウント）則ち値ｍ濁を指定する
。なお実際には値ｍはｏは「８」の倍数に選ばれるよう
にされるため下位３ビットは「０００」となることから
、該下位３ビットを省略して与える。このことから図示
の場合ＬＢＣＮＴ／８として示される。‘Ｅ’（ＳＴＡ
ＤＤ）−（ＤＬＴＩ）。

一ＳＴＡＤＤは第２図図示のアクセス指示領域ＡやＢの
先頭座際位置である。またＤＬＴＩは、上記方向指示情
報ＤＲＣＴが論理「０」即ちｘ軸方向アクセスの場合に
は上記バイト・カウントＬＢＣＮＴの値とされる。なお
、この場合即ち論理「０」の場合、第４図に関連して後
述するＤＬＴ２は値「１」とされる。情報ＤＲＣＴが論
理「１」即ちｙ軸方向アクセスの場合には値「１」とさ
れる。なお、この場合別ち論理「１」の場合、上述のＤ
ＬＴ２は上記バイト・カウントＬ８ＣＮＴの値とされる
。上記の記載から明らかな如く上記（ＳＴＡＤＤ）−（
ＤＬＴＩ）は、第２図図示の先頭座標ＳＴＡＤＤの１つ
若い座標位置の座標値を与えている。

【可ＣＴＩおよびＣＴ２。

−第２図図示のアクセス指定領域Ａや８の横幅ＷＤや高
さＨＴを指定する。なお、上記方向指示情報ＤＲＣＴが
論理「０」の場合、ＣＴＩの値がｘ軸方向の距離（横幅
ＷＤ）を指示し、ＣＴ２の値がｙ軸方向の距離（高さＨ
Ｔ）を指示する。また方向指示情報ＤＲＣＴが論理「１
」の場合、ＣＴＩの値がｙ軸方向の距離（横幅ＷＤ）を
指示し、ＣＴ２の値がｘ軸方向の距離（高さＨＴ）を指
示する。上記第１図Ａ，Ｂの構成を上記パラメータで示
すと、傘第１図Ａ図示の場合、ＬＢＣＮＴ＝１０２４
ビット（１２＆ゞイト）、ＰＵＢ＝１ビットとなる。

傘第１図Ｂ図示の場合、ＬＢＣＮＴ＝５１２ビット（
６心ゞイト）、ＰＵＢ＝８ビットとなる。また上記第２
図図示の領域に関して上記パラメータで示すと、傘領
域Ａの場合、ＤＲＣＴ＝０、ＣＴＩ＝１０ＣＴ２＝３２
となる。

鱗領域Ｂの場合、ＤＲＣＴ＝１、ＣＴＩ＝４０ＣＴ２
＝３２となる。

上記パラメータは、第３図図示の制御部３からロードさ
れる。

そして、制御部３が初期値ロード命令を発すると、パラ
メータ・レジスタ処理部４は、上記パラメータ自体をあ
るいはそれらパラメータにもとづいて生成された結果を
初期値として、制御信号生成部６やアドレス生成部７に
転送する。この状態において、アドレス生成部７は、制
御信号生成部６からの制御信号にもとづいて、図示しな
い記憶装置１に対するアクセス・アドレス情報を生成し
得る状態となる。そして、図示しないアクセス要求元か
ら制御信号生成部６に対してリード／ライト命令が発せ
られると、当該生成部６は制御信号ＣＯＮＴＬを発し、
アドレス生成部７はアクセス・アドレス情報を生成する
。第４図は、第３図に示すアドレス生成部の一実施例構
成を示している。

図中８，９は夫々レジスタ、１０はアドレス・レジスタ
、１１，１２は夫々加算回路、１３，１４は夫々マルチ
プレクサ、１５はカウンタ、１６はセレクト・ビット記
憶装置を表わしている。第５図は、第４図における初期
値ロードを説明するタイム・チャートを示している。

初期値ロードが開始されると、選択信号ＳＬＣＩがマル
チプレクサ１３に供給されてマルチプレクサ１３はデー
タ（ＳＴＡＤＤ）−（ＤＬＴＩ）を選択する。第２図図
示のアクセス指示領域Ａをアクセスする場合、データＤ
ＬＴＩ＝Ｌ８ＣＮＴであり、第２図図示の先頭座標ＳＴ
ＡＤＤＩからｙ軸方向に１つだけ若い座標値がマルチプ
レクサ１３によって選択されることとなる。次いで改行
パルスＣＨＧが発せられると、レジスタ８に上記データ
（ＳＴＡＤＤ）−（ＤＬＴＩ）がセットされることにな
り、加算回路１１の出力ＴＡＤＤは（ＳＴＡＤＤ）−（
ＤＬＴＩ）十（ＤＬＴＩ）＝（ＳＴＡＤＤ）となる。

即ち、第２図図示領域Ａで言えば先頭座標位置ＳＴＡＤ
ＤＩとなる。このときマルチプレクサ１４において、選
択信号ＳＬＣ２によってアドレス情報ＴＡＤＤ側を選択
するようにされていることから、レジスター川こは上
記位置ＳＴＡＤＤＩが供給される。この状態でアクセス
命令が与えられると、レジスタ１川ま上記位置ＳＴＡＤ
ＤＩに対応したアドレス情報ＡＤＤを図示しない記憶装
置１に供給する。

以下マルチプレクサ１４の出力ＣＲＡＤＤは歩進パルス
ＦＷＤによってレジスタ９にセットされる。第２図図示
領域Ａの場合、ＤＬＴＩ＝ＬＢＣＮＴＤＬＴ２＝１であることから、加算回路１２は（ＳＴＡＤＤＩ）十
１を出力し、該出力はマルチプレクサ１４によって選択
され、レジスタ１０には上記（ＳＴＡＤＤＩ）十１が供
給される。

以下同様にアクセスが行なわれる都度、アクセス先は第
２図図示領域Ａ上を水平方向に移動してゆく。そして改
行位置に達したとき、上記改行パルスＣＨＧが発せられ
、加算回路１１の出力ＴＡＤＤは（ＳＴＡＤＤＩ）十（
ＬＢＣＮＴ）となり、以下上記と同様にアクセス先が水平方向に移動
してゆく。

なお１語８ビット単位で記憶装置アクセスし、送受する
デ−タ単位に応じて同一番地を複数回アクセスする場合
（このとき、パラメータＰＵＢは値「１」である）には
、アドレス情報（ＳＴＡＤＤＩ）を７回繰り返した後に
（ＳＴＡＤＤＩ）十１となる。

第２図図示領域Ｂの場合、ＤＬＴＩ＝１ＤＬＴ２＝ＬＢＣＮＴであり、初期値ロード時にマルチプレクサ１３によって
選択されるデータは（ＳＴＡＤＤ２）−１であって、第２図図示領域Ｂの先頭座標ＳＴＡＤＤ２か
らｘ麹方向に１つだけ若い座標値となっている。

そして、加算回路１１の出力はＳＴＡＤＤ２となる。
一方上述の歩進パルスＦＷＤが与えられる毎に加算回路
１２の出力は（ＳＴＡＤＤ２）十（ＬＢＣＮＴ）（ＳＴＡＤＤ２）十２（ＬＢＣＮＴ） ≦ となってゆく。

即ち上記領域Ｂを垂直方向にアクセスしてゆくことにな
る。上述の如くアドレス・レジスタ１０によってアクセ
ス・アドレス情報が更新されてゆくが、第１図を参照し
て説明したまた上記パラータＰＵＢに関連して説明した
如く１ビット、２ビット、４ビット・・・の如くビット
単位でデータ送受が行なわれる必要がある。

しかし、記憶装置１はあくまでも上述の如く１語２（ｐ
＋ｑ）ビットで構成され為×ｙｏ個のアドレスをもつ記
憶装置である。即ち上記（ｐ＋ｑ）が値「３」であると
すると１語８ビットの記憶装置である。このため、８ビ
ット単位でリードノラィトが行なわれるために、現実に
例えばリードされた１語８ビットのりード・データ中の
いずれのビットを処理装置側に送信すべきかを指示する
必要が生じる。各アクセス毎にどのビットを有効な（送
受すべき）ビットとすべきかを指示するために、第４図
図示構成において、セレクト・ビット記憶袋鷹１６がも
うけられ、該記憶菱贋１６からの読出しデータによって
選択すべきビット位置を指示している。今上託送受する
データ単位が１ビット、２ビット、４ビット、８ビット
のいずれかであるとすると、セレクト・ビット記憶装置
１６は第６図に説明的に示す如く構成される。

即ち、全体で３２個のアドレスをもち、各アドレスに対
応して第６図図示のデータが格納される。これによって
、例えば上記パラメータＰＵＢが２ビット単位を指示し
ているものとするとき、カウンタ１５の内容が「０００
」の場合に記憶装置１６から「１１００００００（即ち
１６隻表現で「ＣＯ」）が読出され、カウンタ１５の内
容が歩進されて「００１」となった場合に記憶菱道１
６から「００１１００００（即ち１６進表現で「３０」
）が謙出され、……てゆく。そして例えば「ＣＯ」が読
出された場合、１語８ビット単位でリード／ライトされ
る１語中の第７ビットと第６ビットのみが有効ビットで
あることを指示する。また例えば「３０」が謙出された
場合、１語８ビット中の第５ビットと第４ビットのみが
有効ビットであることを指示する。なおパラメータＰＵ
Ｂが値「２」を指示されている場合には、カウンタ１５
の内容が「０００」から「０１１」に達するまで、記憶
菱直１上の同一番地が繰返しアクセスされ、カウンタ１
５の内容が「１００」に変化するとき上記歩進パルスＦ
ＷＤが発せられてアドレス・レジスタ１０の内容として
新しい情報ＣＲＡＤＤがセットされる。．第７図は、第
４図図示の構成の動作を具体例にもとづいて説明する説
明図を示す。

第７図Ａは、ＰＵＢ＝２ビット（送受単位ビット）ＤＲ
ＣＴ＝０（ｘ軸方向アクセス）ＬＢＣＮＴ＝３２ゞィト（４×３２＝１２範囲素）ＳＴ
ＡＤＤ＝第６バイト先頭位置（１行目の第２１番目の画
素）ＤＬＴＩ＝３２ＤＬＴ２＝１ＣＴＩ＝ＷＤ＝５ＣＴ２＝ＨＴ＝Ｑで与えられる状態でのアクセスを表わしている。

即ち図示番地「６」を４回繰返しアクセスし、番地「７
」を１回アクセスし、番地「滋」を４回繰返しアクセス
し、番地「３９」を１回アクセスし、……てゆくことを
表わしている。これらアクセスが繰返されるにつれて、
上述の如くセレクト・ビット記憶装置１６からいずれの
ビットを有効とするかが指示される。第７図Ｂは上記繰
返しアクセスに関するタイム・チャートを示している。

初期ロード状態において、アドレス・レジスタ１０は番
地「６」を指示し、セレクト・ビット記憶袋贋１６は第
６図を参照すると判る如く「ＣＯ」を発している。この
状態で第１回目の例えばリード・アクセス命令が与えら
れると、記憶装置１から番地「６」の１語（８ビット）
がリードされかつ該１語中の第７ビットと第６ビットと
が有効ビットとしてアクセス要求元に送出される。そし
てカゥンタ１５の内容が更新され、セレクト・ビット記
憶装置１６は「３０」を発する。次いで第２回目のＩＪ
−ド・アクセス命令が与えられると、記憶装置１から番
地「６」の１語分がリードされかつ該１語中の第５ビッ
トと第４ビットとが有効ビットとしてアクセス要求元に
送出される。

そしてセレクト・ビット記憶装置１６は「に」を発する
。次いで第３回目のりード・アクセス命令が与えられる
と、記憶装置１から番地「６」の１語分がリードされか
つ該１語中の第３ビットと第２ビットとが有効ビットと
してアクセス要求元に送出される。

そして上記記憶装置１６は「０３」を発する。次いで第
４回目のりード・アクセス命令が与えられると、記憶装
置１から番地「６」の１語分がリードされかつ該１語中
の第１ビットと第０ビットとが有効ビットとしてアクセ
ス要求元に送出される。

このとき歩進パルスＦＷＤが発せられ、アドレス情報Ｃ
ＲＡＤＤとして「７」が出力される。また上記記憶装置
１６は「ＣＯ」を発する。次いで第５回目のりード・ア
クセス命令が与えられると、記憶装置１から番地「７」
の１語分がリードされかつ該１語中の第７ビットと第６
ビットとが有効ビットとしてアクセス要求元に送出され
る。このとき改行パルスＣＨＧが発せられてアドレス情
報ＣＲＡＤＤは「総一となると共に、第４図図示のカウ
ンタ１５はクリャされて上記記憶装層１６は「ＣＯ」を
発する。次いで第６回目のりード・アクセス命令が与え
られると、記憶装置１から番地「紙」の１諮分がリード
されかつ該１語中の第７ビットと第６ビットとが有効ビ
ットとしてアクセス要求元に送出される。

そして上記記憶袋鷹１６は「３０」を発する。以上説明
した如く、本発明によれば、１議２（ｐ十ｑ）ビットで
ｘｏｘｙｏ個のアドレスをもつ記憶装置を用いつつ、（
ｉ）実質上１語２ｐビットでｍはｏｘｎｙｏ個のアドレ
スをもつ記憶装置として利用したり、（ｉｉ）ｘ軸方向
アクセスやｙ軸方向アクセスを任意に選択したり、（ｉ
ｉＤｍＫｏ×ｎルアドレス平面上で任意の大きさのアク
セス指定領域を切出したりすることが可能となる。

【図面の簡単な説明】

第１図はｘｏｘｙｏ個のアドレスをもつ２次元アドレス
空間の記憶装置を実質上ｍ神×収。個の座機値をもつ仮想的な２次元記憶装置変換して使用
する態様を説明する説明図、第２図はｘ軸方向アクセス
とｙ軸方向アクセスとを説明する説明図、第３図は本発
明のアクセス制御装置の一実施例全体構成、第４図は第
３図に示すアドレス生成部の−実施例構成、第５図は第
４図における初期値ロードを説明するタイム・チャート
、第６図は第４図図示のセレクト・ビット記憶装置（Ｒ
ＯＭ）を説明する説明図、第７図は第４図図示の構成の
動作を具体例にもとづいて説明する説明図を示す。図中
、１は記憶装置、２はアクセス制御装置、３は制御部、
４はパラメータ・レジスタ処理部、５はパラメータ・レ
ジスタ、６は制御信号生成部、７はアドレス生成部、１
０はアドレス・レジスタ、１６はセレクト・ビット記憶
装置を表わす。キ３凶才１凶づＺ船才４凶才Ｓ凶８ｂボ

Claims

【特許請求の範囲】１１語２＾（＾ｐ＾＋＾ｑ＾）ビツトをもつてリード
／ライトされるｘ＿０×ｙ＿０個のアドレスをもつ２次
元アドレス空間の記憶装置をアクセスしてゆく記憶装置
アクセス制御装置であって、上記１回のリード／ライト
に際して有効なビツトを２＾ｐビツト（ｐは零又は正の
整数）として指定するビツト幅指定データ、上記有効ビ
ツトが２＾ｐビツトとして指定されたときに上記２次元
アドレス空間をｍｘ＿０×ｎｙ＿０個の座標値をもつよ
う仮想的に変換する２次元アドレス空間のバイト幅を指
示するバイト・カウント・データ、及び変換されたアド
レス空間の順次リード／ライトされるｖ×ｗの大きさを
もつアクセス指示領域の先頭座標位置を指定する先頭座
標位置データが設定されるパラメータ・テーブルと、前
記ビツト幅指定データとバイト・カウント・データと先
頭座標位置データとに基づいて上記記憶装置に対するア
ドレス情報を生成すると共に、前記アドレス情報に基づ
いたアドレス番地がｙ軸方向に更新される都度、前記バ
イト・カウント・データを加算した結果をアドレス情報
として生成するアドレス生成部とを具備して成ることを
特徴とする記憶装置アクセス制御装置。２上記パラメータ・テーブルは、上記アクセス指示領
域をｘ軸方向に順次アクセスするかｙ軸方向に順次アク
セスするかを指示するアクセス方向指示ビツトを含み、
該アクセス方向指示ビツトにもとづいて、上記アドレス
生成部の内容更新モードを制御することを特徴とする特
許請求の範囲第１項記載の記憶装置アクセス制御装置。３上記記憶装置は１語２＾（＾ｐ＾＋＾ｑ＾）ビツト
をもってリード／ライトされる１語データ中の有効な２
＾ｐビツトを指示されるよう構成されてなると共に、上
記アドレス生成部は上記１語データ中のいずれのビツト
を有効化するかを指示するビツト・セレクト情報を格納
するセレクト・ビツト記憶装置がもうけられ、上記ビツ
ト幅指定データにもとづいて、繰返し行われるアクセス
に対応して上記セレクト・ビツト記憶装置がアクセスさ
れ、その内容にもとづいて上記有効化されるビツト位置
を指示するようにしたことを特徴とする特許請求の範囲
第２項記載の記憶装置アクセス制御装置。