JPS60258610A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS60258610A JPS60258610A JP59114859A JP11485984A JPS60258610A JP S60258610 A JPS60258610 A JP S60258610A JP 59114859 A JP59114859 A JP 59114859A JP 11485984 A JP11485984 A JP 11485984A JP S60258610 A JPS60258610 A JP S60258610A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- memory
- contents
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、シーケンス制御を行なうのに適するマイクロ
プロセ、すを含むプログラマブル・コントローラに関す
るものである。更に詳しくは、本発明は、設Ｒ環境の外
的な要因変化等で外部機器からのノイズの影響を受け易
くなっている状態を検知することの可能なプログラマブ
ル・コントローラに関するものである＠ （従来技術） プログラマブル・コントローラ（以下にと呼ぶ）は、一
般に１■入力の読込みステ、プ、■シーケンスプ四グラ
ムの実行ステ、プ、■出力の更新ステップを必要とし、
これらのステ、グを繰９返し実行することによって、所
定のシーケンス制御を行なう。
プロセ、すを含むプログラマブル・コントローラに関す
るものである。更に詳しくは、本発明は、設Ｒ環境の外
的な要因変化等で外部機器からのノイズの影響を受け易
くなっている状態を検知することの可能なプログラマブ
ル・コントローラに関するものである＠ （従来技術） プログラマブル・コントローラ（以下にと呼ぶ）は、一
般に１■入力の読込みステ、プ、■シーケンスプ四グラ
ムの実行ステ、プ、■出力の更新ステップを必要とし、
これらのステ、グを繰９返し実行することによって、所
定のシーケンス制御を行なう。
第５図は、従来のこの種のプログラマブル・コントロー
ラの一例を示す構成ブロック図である。
ラの一例を示す構成ブロック図である。
この装置は、複数の入カモシ−ル及び出力モジュールを
含む入出力部１と、入出力バスＩＯＢを介して入出力部
１を制御する演算部２とで構成されている。
含む入出力部１と、入出力バスＩＯＢを介して入出力部
１を制御する演算部２とで構成されている。
入出力部１の各入力モジュールは、それぞれ、リミ、ト
スイ、チ、押ボタンあるいはリレー等に接続される。各
出力モジュールは、それぞれ、電磁開閉器、ソレノイド
パルプあるいはランプ等に接続される。これらの駆動源
としては、ＤＣ２４ＶやＡＣ１００Ｖ等がよく使用され
る。
スイ、チ、押ボタンあるいはリレー等に接続される。各
出力モジュールは、それぞれ、電磁開閉器、ソレノイド
パルプあるいはランプ等に接続される。これらの駆動源
としては、ＤＣ２４ＶやＡＣ１００Ｖ等がよく使用され
る。
このようＫＳＰＣは現場機器、制御盤内機器等の外部機
器と直接接続されるため、その設置環境は厳しく、耐ノ
イズ性を考慮した設計が一般には要求される。
器と直接接続されるため、その設置環境は厳しく、耐ノ
イズ性を考慮した設計が一般には要求される。
れ、演算部２から該当の入出カモジュールにアクセスし
ている時に、無応答が生ずるような場合に、再試行を行
なうことによって、一過性のノイズの影響を回避し、正
常動作が続行できるようＫしている。
ている時に、無応答が生ずるような場合に、再試行を行
なうことによって、一過性のノイズの影響を回避し、正
常動作が続行できるようＫしている。
再試行の結果、正常動作となった場合に社、通常の再試
行なしの正常動作と同じに扱い、再試行に知らせていな
い。
行なしの正常動作と同じに扱い、再試行に知らせていな
い。
このようなやり方では、ｐＣの入出カモジュールのハー
ドウェアが劣化したシ、多るいは、設置環境が外的な要
因で変化して、ｐＣが、外部機器からのノイズの影響を
受け易くなっている状態でも、再試行に成功している限
シ、外部からは、これｔらの状態が、わからない。
ドウェアが劣化したシ、多るいは、設置環境が外的な要
因で変化して、ｐＣが、外部機器からのノイズの影響を
受け易くなっている状態でも、再試行に成功している限
シ、外部からは、これｔらの状態が、わからない。
しかし、再試行に失敗し、システムダウンに至るまで、
外部にわからないというのは好ましくない。
外部にわからないというのは好ましくない。
本来、ＰＣでは、システムダウンに至る前に、予防保全
情報を外部に提供し、適切な処置をすることが望ましい
。
情報を外部に提供し、適切な処置をすることが望ましい
。
（本発明の目的）
本発明は、このような従来技術における問題点及び要望
に鑑みてかされたもので、その目的は、ＰＣが外部機器
からのノイズの影４ＩＩを受け易くなった場合、そのこ
とを検知し予防保全情報を外部に提供することによシ、
システムダウンを未然に防ぐことのできる装置を実現し
ようとするものである。
に鑑みてかされたもので、その目的は、ＰＣが外部機器
からのノイズの影４ＩＩを受け易くなった場合、そのこ
とを検知し予防保全情報を外部に提供することによシ、
システムダウンを未然に防ぐことのできる装置を実現し
ようとするものである。
（本発明の構成）
このような目的を達成するための本発明装置の構成線、
外部機器に接続される複数の入力及び出力モジュールを
含む入出力部と、この入出力部を制御する演算部とで構
成されるプログラマブル・コントローラにおいて、前記
演算部内のメモリ部内に再試行情報格納用のメモリ部（
ＲＴＹＭ ）を設け、演算部社前記入出力部にアクセス
し再試行なしで正常動作が実行できた場合には前記ＲＴ
ＹＭの内容をそのままＫＬ、再試行を伴って正常動作が
続行できた場合には前記ＲＴＹＭの、内容を＋ゴー加算
する動作を行なうとともに、一定時間毎に前記ＲＴＹＭ
の内容をチェックし前回にチェックした値と比較してそ
の増加分が所定値を越えている場會外部に知らせる動作
を行なうことを特徴とする。
外部機器に接続される複数の入力及び出力モジュールを
含む入出力部と、この入出力部を制御する演算部とで構
成されるプログラマブル・コントローラにおいて、前記
演算部内のメモリ部内に再試行情報格納用のメモリ部（
ＲＴＹＭ ）を設け、演算部社前記入出力部にアクセス
し再試行なしで正常動作が実行できた場合には前記ＲＴ
ＹＭの内容をそのままＫＬ、再試行を伴って正常動作が
続行できた場合には前記ＲＴＹＭの、内容を＋ゴー加算
する動作を行なうとともに、一定時間毎に前記ＲＴＹＭ
の内容をチェックし前回にチェックした値と比較してそ
の増加分が所定値を越えている場會外部に知らせる動作
を行なうことを特徴とする。
（実施例）
第１図は本発明に係る装置の一例を示す構成ブロック図
である。この図において、１は複数の入力モジュール１
１及び複数の出力モジュール１２を含む入出力部、２は
入出力部１に入出力パスＩＯＢを介して結合する演算部
で、論理解読部２１と、メモリ部２２とを含んでおり、
入出力部１を制御する。
である。この図において、１は複数の入力モジュール１
１及び複数の出力モジュール１２を含む入出力部、２は
入出力部１に入出力パスＩＯＢを介して結合する演算部
で、論理解読部２１と、メモリ部２２とを含んでおり、
入出力部１を制御する。
入出力部１内の各入出カモジュールには、図示してない
現場機器、制御盤内機器等の外部機器が直接接続されて
いる。演算部２内の論理解読部２１は、例えばマイクロ
プロセ、？で構成されておシ、メモリ部２２に格納して
いるシーケンスプログラムの読出しと解読を行ない、必
要に応じて入出力信号のオン、オフ状態を調べて演算を
実行する。メモリ部２２内には、シーケンスプログラム
が格納されている他に、再試行情報を格納するためのメ
モリ部（ＲＴＹＭ ） ２３が一番地、割付けられてい
る。これらのメモリｓ２２．２３は、システムバス１３
ＭＢを介して図示してない上位計算機に結合しており、
上位計算機よシリード又はライトアクセスが可能になっ
ている。
現場機器、制御盤内機器等の外部機器が直接接続されて
いる。演算部２内の論理解読部２１は、例えばマイクロ
プロセ、？で構成されておシ、メモリ部２２に格納して
いるシーケンスプログラムの読出しと解読を行ない、必
要に応じて入出力信号のオン、オフ状態を調べて演算を
実行する。メモリ部２２内には、シーケンスプログラム
が格納されている他に、再試行情報を格納するためのメ
モリ部（ＲＴＹＭ ） ２３が一番地、割付けられてい
る。これらのメモリｓ２２．２３は、システムバス１３
ＭＢを介して図示してない上位計算機に結合しており、
上位計算機よシリード又はライトアクセスが可能になっ
ている。
このように構成した装置の動作を次に第２図のフローチ
ャートを参照しながら次Ｋａ明する。
ャートを参照しながら次Ｋａ明する。
はじめに、ステップ１において、演算部２内に設けられ
ているカウンタをＩＩ Ｑ ＩＩにセットし、イニシャ
ライズを行なう。次にステ、プ２で、演算部２は、入出
力部１内の入出カモジュール１：Ｌ、 １２ Ｋ対して
、入出力動作を実行する。そして、ステップ３において
、正常動作が実行できたかどうかのチェックを行なう。
ているカウンタをＩＩ Ｑ ＩＩにセットし、イニシャ
ライズを行なう。次にステ、プ２で、演算部２は、入出
力部１内の入出カモジュール１：Ｌ、 １２ Ｋ対して
、入出力動作を実行する。そして、ステップ３において
、正常動作が実行できたかどうかのチェックを行なう。
ここで、正常動作の場合には、正常リターンとなり、正
常動作でない場合、ステップ４に移り、ここで、まず第
１回目の再試行動作を行なう。次にステップ５で、この
再試行動作が正常に行なわれたか否か判断し、正常動作
であった場合は、ステップ６に移り、ここで、演算部２
内のメモリ部２３の内容ＲＴＹＭの内容＋ｃ＋１を加算
し、正常リターンとする。ステップ５において、正常動
作とならない場合、ステ、ブ７、ステ、プ８を経て、カ
ウンタの内容（ＣＮＴＲ） ｌｃ＋ １を加算し、その
値が一定の回数（Ｋ）になったかどうか判断し、ステ、
プ４に戻って、ここで、再度、再試行動作を行なう。あ
る一定回数（Ｋ）だけ、再試行動作を繰り返しても、正
常動作とならない場合、エラーリターンとし、必要なエ
ラー情報をメモリ部２２に格納し、ＰＣはその動作を停
止する。
常動作でない場合、ステップ４に移り、ここで、まず第
１回目の再試行動作を行なう。次にステップ５で、この
再試行動作が正常に行なわれたか否か判断し、正常動作
であった場合は、ステップ６に移り、ここで、演算部２
内のメモリ部２３の内容ＲＴＹＭの内容＋ｃ＋１を加算
し、正常リターンとする。ステップ５において、正常動
作とならない場合、ステ、ブ７、ステ、プ８を経て、カ
ウンタの内容（ＣＮＴＲ） ｌｃ＋ １を加算し、その
値が一定の回数（Ｋ）になったかどうか判断し、ステ、
プ４に戻って、ここで、再度、再試行動作を行なう。あ
る一定回数（Ｋ）だけ、再試行動作を繰り返しても、正
常動作とならない場合、エラーリターンとし、必要なエ
ラー情報をメモリ部２２に格納し、ＰＣはその動作を停
止する。
このような動作によって、入出カモジュール１１゜１２
のハードウェアの劣化あるいは、設置環境の外的要因に
よる変化によシ、外部機器からのノイズの影響を受け易
くなった場合には、メモリ部２３の内容ＲＴＹＭが、通
常の場合に比べて増加する傾向になる。
のハードウェアの劣化あるいは、設置環境の外的要因に
よる変化によシ、外部機器からのノイズの影響を受け易
くなった場合には、メモリ部２３の内容ＲＴＹＭが、通
常の場合に比べて増加する傾向になる。
演算部２（又は上位の計算機）は、メモリ部２３の内容
ＲＴＹＭを一定時間毎にチェ、りし、前回チェックした
値と比較し、その増加分がある所定の規定値を越えてい
る場合に、外部機器からのノイズの影響を受け易くなっ
ている状態と判断し、その旨を外部に知らせる。
ＲＴＹＭを一定時間毎にチェ、りし、前回チェックした
値と比較し、その増加分がある所定の規定値を越えてい
る場合に、外部機器からのノイズの影響を受け易くなっ
ている状態と判断し、その旨を外部に知らせる。
この外部に知らせる手段としては、例えば、ｐＣのフロ
ント・プレート上にＬＥＤを実装し、通常は消灯させて
おき、異常時に点灯させるとか、わるいはｐｃ又は上位
計算機よシ音声出力手段等によって出力する等が考えら
れる。
ント・プレート上にＬＥＤを実装し、通常は消灯させて
おき、異常時に点灯させるとか、わるいはｐｃ又は上位
計算機よシ音声出力手段等によって出力する等が考えら
れる。
（本発明の効果）
以上説明したように１本発明は、演算部内に再試行情報
格納用のメモＩ） （ＲＴＹＭ ）を設け、入出力部に
アクセスする毎に１もし再試行動作を行なった場合には
、ＲＴＹＭの内容を＋１だけ加算し、入出力部のハード
ウェアの劣化あるいは、設置環境の外的要因による変化
により、ノイズの影響を受け易くなっている場合には、
ＲＴＹＭの内容が通常の場合に比較して多く増加するこ
とＫなり、ＲＴＹＭの内容を一定時間毎にチェックし、
その増加分を監視することで、ノイズの影響を受け易く
なっている状態を事前に検知するようにしたものである
。従って、本発明によれば、ＰＣの環境の変化を素早く
捉え、システ・・ダウンを未然に防ぐことのできる装置
が実現できる。
格納用のメモＩ） （ＲＴＹＭ ）を設け、入出力部に
アクセスする毎に１もし再試行動作を行なった場合には
、ＲＴＹＭの内容を＋１だけ加算し、入出力部のハード
ウェアの劣化あるいは、設置環境の外的要因による変化
により、ノイズの影響を受け易くなっている場合には、
ＲＴＹＭの内容が通常の場合に比較して多く増加するこ
とＫなり、ＲＴＹＭの内容を一定時間毎にチェックし、
その増加分を監視することで、ノイズの影響を受け易く
なっている状態を事前に検知するようにしたものである
。従って、本発明によれば、ＰＣの環境の変化を素早く
捉え、システ・・ダウンを未然に防ぐことのできる装置
が実現できる。
第１図は本発明に係る装置の一例を示す構成プロ、り図
、第２図はその動作の一例を示すフローチャート、第３
図は従来装置の構成ブロック図である。 １・・・入出力部、１１・・・入力モジュール、１２・
・・出力モジュール、２・・・演算部、２１・・・論理
解読部、２２・・・メモリ部、２３・・・メモリ部（Ｒ
ＴＹＭ ）。 第１図 箪２図
、第２図はその動作の一例を示すフローチャート、第３
図は従来装置の構成ブロック図である。 １・・・入出力部、１１・・・入力モジュール、１２・
・・出力モジュール、２・・・演算部、２１・・・論理
解読部、２２・・・メモリ部、２３・・・メモリ部（Ｒ
ＴＹＭ ）。 第１図 箪２図
Claims (1)
- 【特許請求の範囲】 （リ 外部機器に接続される複数の入力及び出力モジュ
ールを含む入出力部と、この入出力部を制御する演算部
とで構成されるプログラマブル・コン）０−ラにおいて
、 ＃配演算部内のメモリ部内に再試行情報格納用のメモリ
部ＣＲＴＹＭ ）を設け、演算部は繭記入出力部にアク
セスし再試行なしで正常動作が実行できた場合には前記
ＲＴＹＭの内容をそのままＫＬ、再試行を伴って正常動
作が続行できた場合には前記ＲＴＹＭの内容を＋１加算
する動作を行なうとともに、一定時間毎に前記ＲＴＹＭ
の内容をチェックし前回にチェックした値と比較してそ
の増加分が所定値を越えている場合外部に知らせる動作
を行なうことを特徴とするプログラマブル・コントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114859A JPS60258610A (ja) | 1984-06-05 | 1984-06-05 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114859A JPS60258610A (ja) | 1984-06-05 | 1984-06-05 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60258610A true JPS60258610A (ja) | 1985-12-20 |
| JPH0542687B2 JPH0542687B2 (ja) | 1993-06-29 |
Family
ID=14648484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59114859A Granted JPS60258610A (ja) | 1984-06-05 | 1984-06-05 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60258610A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174810A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | 故障予知装置 |
| JPH02235104A (ja) * | 1989-03-09 | 1990-09-18 | Omron Tateisi Electron Co | プログラマブル・コントローラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118101A (en) * | 1980-02-22 | 1981-09-17 | Yokogawa Hokushin Electric Corp | Automatic restarting system for process controller |
-
1984
- 1984-06-05 JP JP59114859A patent/JPS60258610A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118101A (en) * | 1980-02-22 | 1981-09-17 | Yokogawa Hokushin Electric Corp | Automatic restarting system for process controller |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174810A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | 故障予知装置 |
| JPH0654447B2 (ja) * | 1986-01-29 | 1994-07-20 | 株式会社日立製作所 | 故障予知装置 |
| JPH02235104A (ja) * | 1989-03-09 | 1990-09-18 | Omron Tateisi Electron Co | プログラマブル・コントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542687B2 (ja) | 1993-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59106056A (ja) | フエイルセイフ式デ−タ処理システム | |
| JPS6235704B2 (ja) | ||
| JPS60258610A (ja) | プログラマブル・コントロ−ラ | |
| US5696983A (en) | Decentralized system connected by individual buses and bus connection method | |
| US7000049B1 (en) | Systems and methods for reliably selecting bus mastership in a fault tolerant manner | |
| JP4983806B2 (ja) | 二重化タイマを用いたシステム監視装置、および監視方法 | |
| JP2946541B2 (ja) | 二重化制御システム | |
| US5426778A (en) | Computer system for shifting an operation timing thereof in response to a detected abnormal states | |
| JPH079636B2 (ja) | バス診断装置 | |
| KR20020048502A (ko) | 이중 스위치 보드 및 이중화 방법 | |
| JPH0556561A (ja) | 電源制御装置 | |
| JPH03142632A (ja) | 初期値決定装置 | |
| JPH0462641A (ja) | マルチプロセッサシステム | |
| JPH04102929A (ja) | 情報処理装置 | |
| JPH02118738A (ja) | 二重化制御システムの異常レベルによる切換方式 | |
| JPH06324149A (ja) | デジタル放射線モニタ・ドロワシステム | |
| JPH0528056A (ja) | メモリ装置 | |
| JPS6168659A (ja) | Ｒｏｍ自動切換回路 | |
| JPS5868299A (ja) | アドレス異常検出回路 | |
| JPH058653U (ja) | マイクロプロセツサ装置 | |
| JPH09204363A (ja) | データメモリ装置 | |
| JPS6247764A (ja) | 同時書込み回路 | |
| JPH01286049A (ja) | 情報処理システム | |
| KR19980021981A (ko) | 엘리베이터 군관리 시스템의 오류 복구 장치 | |
| JPH01136258A (ja) | 情報処理装置のメモリ制御方式 |