JPH0542687B2 - - Google Patents
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- Publication number
- JPH0542687B2 JPH0542687B2 JP59114859A JP11485984A JPH0542687B2 JP H0542687 B2 JPH0542687 B2 JP H0542687B2 JP 59114859 A JP59114859 A JP 59114859A JP 11485984 A JP11485984 A JP 11485984A JP H0542687 B2 JPH0542687 B2 JP H0542687B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- rtym
- output
- retry
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012544 monitoring process Methods 0.000 claims description 3
- 238000009434 installation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000003449 preventive effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Testing And Monitoring For Control Systems (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、シーケンス制御を行なうのに適する
マイクロプロセツサを含むプログラマブル・コン
トローラに関するものである。更に詳しくは、本
発明は、設置環境の外的な要因変化等で外部機器
からのノイズの影響を受け易くなつている状態を
検知することの可能なプログラマブル・コントロ
ーラに関するものである。
マイクロプロセツサを含むプログラマブル・コン
トローラに関するものである。更に詳しくは、本
発明は、設置環境の外的な要因変化等で外部機器
からのノイズの影響を受け易くなつている状態を
検知することの可能なプログラマブル・コントロ
ーラに関するものである。
（従来技術）
プログラマブル・コントローラ（以下PCと呼
ぶ）は、一般に、入力の読込みステツプ、シ
ーケンスプログラムの実行ステツプ、出力の更
新ステツプを必要とし、これらのステツプを繰り
返し実行することによつて、所定のシーケンス制
御を行なう。
ぶ）は、一般に、入力の読込みステツプ、シ
ーケンスプログラムの実行ステツプ、出力の更
新ステツプを必要とし、これらのステツプを繰り
返し実行することによつて、所定のシーケンス制
御を行なう。
第３図は、従来のこの種のプログラマブル・コ
ントローラの一例を示す構成ブロツク図である。
この装置は、複数の入力モジユール及び出力モジ
ユールを含む入出力部１と、入出力バスIOBを介
して入出力部１を制御する演算部２とで構成され
ている。
ントローラの一例を示す構成ブロツク図である。
この装置は、複数の入力モジユール及び出力モジ
ユールを含む入出力部１と、入出力バスIOBを介
して入出力部１を制御する演算部２とで構成され
ている。
入出力部１の各入力モジユールは、それぞれ、
リミツトスイツチ、押ボタンあるいはリレー等に
接続される。各出力モジユールは、それぞれ、電
磁開閉器、ソレノイドバルブあるいはランプ等に
接続される。これらの駆動源としては、DC24V
やAC100V等がよく使用される。
リミツトスイツチ、押ボタンあるいはリレー等に
接続される。各出力モジユールは、それぞれ、電
磁開閉器、ソレノイドバルブあるいはランプ等に
接続される。これらの駆動源としては、DC24V
やAC100V等がよく使用される。
このように、PCは現場機器、制地盤内機器等
の外部機器と直接接続されるため、その設置環境
は厳しく、耐ノイズ性を考慮した設計が一般には
要求される。
の外部機器と直接接続されるため、その設置環境
は厳しく、耐ノイズ性を考慮した設計が一般には
要求される。
従つて、従来のPCでは、万一外部機器からの
一過性のノイズによつて、入出力バスIOBが一瞬
乱され、演算部２から該当の入出力モジユールに
アクセスしている時に、無応答が生ずるような場
合に、再試行を行なうことによつて、一過性のノ
イズの影響を回避し、正常動作が続行できるよう
にしている。
一過性のノイズによつて、入出力バスIOBが一瞬
乱され、演算部２から該当の入出力モジユールに
アクセスしている時に、無応答が生ずるような場
合に、再試行を行なうことによつて、一過性のノ
イズの影響を回避し、正常動作が続行できるよう
にしている。
再試行の結果、正常動作となつた場合には、通
常の再試行なしの正常動作と同じに扱い、再試行
動作を実行したことを特に外部（含むオペレー
タ）に知らせていない。
常の再試行なしの正常動作と同じに扱い、再試行
動作を実行したことを特に外部（含むオペレー
タ）に知らせていない。
このようなやり方では、PCの入出力モジユー
ルのハードウエアが劣化したり、あるいは、設置
環境が外的な要因で変化して、PCが、外部機器
からのノイズの影響を受け易くなつている状態で
も、再試行に成功している限り、外部からは、こ
れらの状態が、わからない。
ルのハードウエアが劣化したり、あるいは、設置
環境が外的な要因で変化して、PCが、外部機器
からのノイズの影響を受け易くなつている状態で
も、再試行に成功している限り、外部からは、こ
れらの状態が、わからない。
しかし、再試行に失敗し、システムダウンに至
るまで、外部にわからないというのは好ましくな
い。
るまで、外部にわからないというのは好ましくな
い。
本来、PCでは、システムダウンに至る前に、
予防保全情報を外部に提供し、適切な処置をする
ことが望ましい。
予防保全情報を外部に提供し、適切な処置をする
ことが望ましい。
（本発明の目的）
本発明は、このような従来技術における問題点
及び要望に鑑みてなされたもので、その目的は、
PCが外部機器からのノイズの影響を受け易くな
つた場合、そのことを検知し予防保全情報を外部
に提供することにより、システムダウンを未然に
防ぐことのできる装置を実現しようとするもので
ある。
及び要望に鑑みてなされたもので、その目的は、
PCが外部機器からのノイズの影響を受け易くな
つた場合、そのことを検知し予防保全情報を外部
に提供することにより、システムダウンを未然に
防ぐことのできる装置を実現しようとするもので
ある。
（本発明の構成）
このような目的を達成するための本発明装置の
構成は、 外部機器に接続される複数の入力及び出力モジ
ユールを含む入出力部と、この入出力部を制御す
る演算部とで構成されるプログラマブル・コント
ローラにおいて、 前記演算部内のメモリ部内に、再試行情報格納
用のメモリ部（RTYM）を設けるとともに、 前記演算部内に、前記入出力部にアクセスし再
試行なしで正常動作が実行できた場合には前記
RTYMの内容をそのままにし、再試行を伴つて
正常動作が続行できた場合には前記RTYMの内
容を＋１加算する再試行回数加算手段と、 一定時間毎に前記RTYMの内容をチエツクし
前回にチエツクした値と比較してその増加分が所
定値を越えている場合外部に知らせるRTYM内
容監視手段とを設けたことを特徴とする。
構成は、 外部機器に接続される複数の入力及び出力モジ
ユールを含む入出力部と、この入出力部を制御す
る演算部とで構成されるプログラマブル・コント
ローラにおいて、 前記演算部内のメモリ部内に、再試行情報格納
用のメモリ部（RTYM）を設けるとともに、 前記演算部内に、前記入出力部にアクセスし再
試行なしで正常動作が実行できた場合には前記
RTYMの内容をそのままにし、再試行を伴つて
正常動作が続行できた場合には前記RTYMの内
容を＋１加算する再試行回数加算手段と、 一定時間毎に前記RTYMの内容をチエツクし
前回にチエツクした値と比較してその増加分が所
定値を越えている場合外部に知らせるRTYM内
容監視手段とを設けたことを特徴とする。
（実施例）
第１図は本発明に係る装置の一例を示す構成ブ
ロツク図である。この図において、１は複数の入
力モジユール１１及び複数の出力モジユール１２
を含む入出力部、２は入出力部１に入出力バス
IOBを介して結合する演算部で、論理解読部２１
と、メモリ部２２とを含んでおり、入出力部１を
制御する。
ロツク図である。この図において、１は複数の入
力モジユール１１及び複数の出力モジユール１２
を含む入出力部、２は入出力部１に入出力バス
IOBを介して結合する演算部で、論理解読部２１
と、メモリ部２２とを含んでおり、入出力部１を
制御する。
入出力部１内の各入出力モジユールには、図示
してない現場機器、制御盤内機器等の外部機器が
直接接続されている。演算部２内の論理解読部２
１は、例えばマイクロプロセツサで構成されてお
り、メモリ部２２に格納しているシーケンスプロ
グラムの読出しと解読を行ない、必要に応じて入
出力信号のオン、オフ状態を調べて演算を実行す
る。メモリ部２２内には、シーケンスプログラム
が格納されている他に、再試行情報を格納するた
めのメモリ部（RTYM）２３が一番地、割付け
られている。これらのメモリ部２２，２３は、シ
ステムバスSMBを介して図示してない上位計算
機に結合しており、上位計算機よりリード又はラ
イトアクセスが可能になつている。
してない現場機器、制御盤内機器等の外部機器が
直接接続されている。演算部２内の論理解読部２
１は、例えばマイクロプロセツサで構成されてお
り、メモリ部２２に格納しているシーケンスプロ
グラムの読出しと解読を行ない、必要に応じて入
出力信号のオン、オフ状態を調べて演算を実行す
る。メモリ部２２内には、シーケンスプログラム
が格納されている他に、再試行情報を格納するた
めのメモリ部（RTYM）２３が一番地、割付け
られている。これらのメモリ部２２，２３は、シ
ステムバスSMBを介して図示してない上位計算
機に結合しており、上位計算機よりリード又はラ
イトアクセスが可能になつている。
このように構成した装置の動作を次に第２図の
フローチヤートを参照しながら次に説明する。
フローチヤートを参照しながら次に説明する。
はじめに、ステツプ１において、演算部２内に
設けられているカウンタを“０”にセツトし、イ
ニシヤライズを行なう。次にステツプ２で、演算
部２は、入出力部１内の入出力モジユール１１，
１２に対して、入出力動作を実行する。そして、
ステツプ３において、正常動作が実行できたかど
うかのチエツクを行なう。ここで、正常動作の場
合には、正常リターンとなり、正常動作でない場
合、ステツプ４に移り、ここで、まず第１回目の
再試行動作を行なう。次にステツプ５で、この再
試行動作が正常に行なわれたか否か判断し、正常
動作であつた場合は、ステツプ６に移り、ここ
で、演算部２内のメモリ部２３の内容RTYMの
内容に＋１を加算し、正常リターンとする。ステ
ツプ５において、正常動作とならない場合、ステ
ツプ７、ステツプ８を経て、カウンタの内容
（CNTR）に＋１を加算し、その値が一定の回数
(K)になつたかどうか判断し、ステツプ４に戻つ
て、ここで、再度、再試行動作を行なう。ある一
定回数(K)だけ、再試行動作を繰り返しても、正常
動作とならない場合、エラーリターンとし、必要
なエラー情報をメモリ部２２に格納し、PCはそ
の動作を停止する。
設けられているカウンタを“０”にセツトし、イ
ニシヤライズを行なう。次にステツプ２で、演算
部２は、入出力部１内の入出力モジユール１１，
１２に対して、入出力動作を実行する。そして、
ステツプ３において、正常動作が実行できたかど
うかのチエツクを行なう。ここで、正常動作の場
合には、正常リターンとなり、正常動作でない場
合、ステツプ４に移り、ここで、まず第１回目の
再試行動作を行なう。次にステツプ５で、この再
試行動作が正常に行なわれたか否か判断し、正常
動作であつた場合は、ステツプ６に移り、ここ
で、演算部２内のメモリ部２３の内容RTYMの
内容に＋１を加算し、正常リターンとする。ステ
ツプ５において、正常動作とならない場合、ステ
ツプ７、ステツプ８を経て、カウンタの内容
（CNTR）に＋１を加算し、その値が一定の回数
(K)になつたかどうか判断し、ステツプ４に戻つ
て、ここで、再度、再試行動作を行なう。ある一
定回数(K)だけ、再試行動作を繰り返しても、正常
動作とならない場合、エラーリターンとし、必要
なエラー情報をメモリ部２２に格納し、PCはそ
の動作を停止する。
このような動作によつて、入出力モジユール１
１，１２のハードウエアの劣化あるいは、設置環
境の外的要因による変化により、外部機器からの
ノイズの影響を受け易くなつた場合には、メモリ
部２３の内容RTYMが、通常の場合に比べて増
加する傾向になる。
１，１２のハードウエアの劣化あるいは、設置環
境の外的要因による変化により、外部機器からの
ノイズの影響を受け易くなつた場合には、メモリ
部２３の内容RTYMが、通常の場合に比べて増
加する傾向になる。
演算部２（又は上位の計算機）は、メモリ部２
３の内容RTYMを一定時間毎にチエツクし、前
回チエツクした値と比較し、その増加分がある所
定の規定値を越えている場合に、外部機器からの
ノイズの影響を受け易くなつている状態と判断
し、その旨を外部に知らせる。
３の内容RTYMを一定時間毎にチエツクし、前
回チエツクした値と比較し、その増加分がある所
定の規定値を越えている場合に、外部機器からの
ノイズの影響を受け易くなつている状態と判断
し、その旨を外部に知らせる。
この外部に知らせる手段としては、例えば、
PCのフロント・プレート上にLEDを実装し、通
常は消灯させておき、異常時に点灯させるとか、
あるいはPC又は上位計算機より音声出力手段等
によつて出力する等が考えられる。
PCのフロント・プレート上にLEDを実装し、通
常は消灯させておき、異常時に点灯させるとか、
あるいはPC又は上位計算機より音声出力手段等
によつて出力する等が考えられる。
（本発明の効果）
以上説明したように、本発明は、演算部内に再
試行情報格納用のメモリ（RTYM）を設け、入
出力部にアクセスする毎に、もし再試行動作を行
なつた場合には、RTYMの内容を＋１だけ加算
し、入出力部のハードウエアの劣化あるいは、設
置環境の外的要因による変化により、ノイズの影
響を受け易くなつている場合には、RTYMの内
容が通常の場合に比較して多く増加することにな
り、RTYMの内容を一定時間毎にチエツクし、
その増加分を監視することで、ノイズの影響を受
け易くなつている状態を事前に検知するようにし
たものである。従つて、本発明によれば、PCの
環境の変化を素早く捉え、システムダウンを未然
に防ぐことのできる装置が実現できる。
試行情報格納用のメモリ（RTYM）を設け、入
出力部にアクセスする毎に、もし再試行動作を行
なつた場合には、RTYMの内容を＋１だけ加算
し、入出力部のハードウエアの劣化あるいは、設
置環境の外的要因による変化により、ノイズの影
響を受け易くなつている場合には、RTYMの内
容が通常の場合に比較して多く増加することにな
り、RTYMの内容を一定時間毎にチエツクし、
その増加分を監視することで、ノイズの影響を受
け易くなつている状態を事前に検知するようにし
たものである。従つて、本発明によれば、PCの
環境の変化を素早く捉え、システムダウンを未然
に防ぐことのできる装置が実現できる。
第１図は本発明に係る装置の一例を示す構成ブ
ロツク図、第２図はその動作の一例を示すフロー
チヤート、第３図は従来装置の構成ブロツク図で
ある。 １…入出力部、１１…入力モジユール、１２…
出力モジユール、２…演算部、２１…論理解読
部、２２…メモリ部、２３…メモリ部
（RTYM）。
ロツク図、第２図はその動作の一例を示すフロー
チヤート、第３図は従来装置の構成ブロツク図で
ある。 １…入出力部、１１…入力モジユール、１２…
出力モジユール、２…演算部、２１…論理解読
部、２２…メモリ部、２３…メモリ部
（RTYM）。
Claims (1)
- 【特許請求の範囲】 １ 外部機器に接続される複数の入力及び出力モ
ジユールを含む入出力部と、この入出力部を制御
する演算部とで構成されるプログラマブル・コン
トローラにおいて、 前記演算部内のメモリ部内に、再試行情報格納
用のメモリ部（RTYM）を設けるとともに、 前記演算部内に、前記入出力部にアクセスし再
試行なしで正常動作が実行できた場合には前記
RTYMの内容をそのままにし、再試行を伴つて
正常動作が続行できた場合には前記RTYMの内
容を＋１加算する再試行回数加算手段と、 一定時間毎に前記RTYMの内容をチエツクし
前回にチエツクした値と比較してその増加分が所
定値を越えている場合外部に知らせるRTYM内
容監視手段とを設けたことを特徴とするプログラ
マブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114859A JPS60258610A (ja) | 1984-06-05 | 1984-06-05 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114859A JPS60258610A (ja) | 1984-06-05 | 1984-06-05 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60258610A JPS60258610A (ja) | 1985-12-20 |
| JPH0542687B2 true JPH0542687B2 (ja) | 1993-06-29 |
Family
ID=14648484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59114859A Granted JPS60258610A (ja) | 1984-06-05 | 1984-06-05 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60258610A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654447B2 (ja) * | 1986-01-29 | 1994-07-20 | 株式会社日立製作所 | 故障予知装置 |
| JP2760015B2 (ja) * | 1989-03-09 | 1998-05-28 | オムロン株式会社 | プログラマブル・コントローラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118101A (en) * | 1980-02-22 | 1981-09-17 | Yokogawa Hokushin Electric Corp | Automatic restarting system for process controller |
-
1984
- 1984-06-05 JP JP59114859A patent/JPS60258610A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118101A (en) * | 1980-02-22 | 1981-09-17 | Yokogawa Hokushin Electric Corp | Automatic restarting system for process controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60258610A (ja) | 1985-12-20 |
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