JPH01286049A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理システ＾、特に、１つまたは複数の
ポートに直列に接続された演算プロセッサを構成要素と
する情報処理システムの障害処理方式に関する。

（従来の技術〕 従来、大型のマルチプロセッサシステムにおける各プロ
セッサの障害処理方式は、システム制御装置に並列に接
続されたプロセッサを対象として考えられていたので、
例えば演算プロセッサで障害が発生すれば、該演算プロ
セッサからの障害報告を受けた診断プロセッサによるロ
グアウト処理と、システム制御プロセッサによる該演算
プロセッサのデイグレイド処理を行うことが通常であっ
た。

近年スーパーコンピュータが登場し、演算処理性能のみ
を追求する思想が現われ、演算プロセッサ台数が従来の
大型汎用機に比べて非常に多いシステムが考えられてき
ている。このようなシステムにおいては、システム制御
装置に対して演算プロセッサ全てを接続することはデー
タバスの増加が著しく、物理的に実現困難なため演算プ
ロセッサをいくつかのシステム制御装置ポートに直列に
接続する方式が採用されている。このため各演算プロセ
ッサには自然に上位／下位の関係が生まれ、ある演算プ
ロセッサで障害が発生すれば該演算プロセッサの下位に
あたる演算プロセッサもその影響を受けて使用不可能に
なる。したがって、従来の障害処理方式を使用すれば、
障害が発生した演算プロセッサの障害処理後、さらに下
位の演算プロセッサの障害処理を実行する必要がある。

〔発明が解決しようとする課題〕

上述した従来の障害処理方式は、複数の演算プロセッサ
が並列にシステム制御装置に接続された情報処理システ
ムを対象とし、制御プロセッサは障害報告通信を受信す
ると、障害が発生した当該演算プロセッサのみをデイグ
レイドしていた。

従来の障害処理方式を特許請求の範囲に示した構成の情
報処理システムに適応すると、制御プロセッサは障害報
告通信を受信すると、障害が発生した当該演算プロセッ
サのみをデイグレイドし、当該演算プロセッサの下位、
（システム制御装置から遠い方）の演算プロセッサ群は
デイグレイドしない。その結果、上位の演算プロセッサ
がデイグレイドされ動作の保証が得られない下位の演算
プロセッサには、次々に障害が発生し、その都度、前述
した過程により障害処理を行い、各演算プロセッサをデ
イグレイドしなければならず、障害処理のオーバーヘッ
ドが大きくなるという欠点がある。

〔課題を解決するための手段〕

本発明の情報処理システムは、システム制御装置とそれ
に接続される主記憶装置システム制御プロセッサ、診断
プロセッサおよび、システム制御装置の１つまたは複数
のポートに直列に接続された１つまたは複数の演算プロ
セッサを含む情報処理システムにおいて、 情報処理システムの初期立ち上げ時に作成される、演算
プロセッサとシステム制御装置との接続の有無および構
成の有効／無効を示す接続構成情報および直列に接続さ
れた演算プロセッサ間の接続の有無および構成の有効／
無効を示す接続構成情報とを記憶する接続構成情報記憶
手段と、演算プロセッサで発生した障害を検出し、通知
する障害検出通知手段と、 前記障害検出通知手段により報告を受けたときに、前記
接続構成情報記憶手段の該演算プロセッサおよび該演算
プロセッサの下位に直列接続され、かつ構成の有効な演
算プロセッサの構成を全て無効にするよう制御する障害
処理制御手段とを有する。

〔作用〕

演算プロセッサに障害が発生したことを通知されたシス
テム制御プロセッサが、接続構成テーブルを参照および
更新し、必要な演算プロセッサのデイグレイド処理を一
括に行う制御をするので、障害が発生した演算プロセッ
サと、その下位の演算プロセッサを個別にデイグレイド
する際に生ずる障害処理のオーバーヘッドをなくすこと
ができる。

〔実施例〕

次に、本発明の実施例（ついて図面を参照して説明する
。

第１図は本発明の情報処理システムの一実施例を示すブ
ロック図である。

本実施例の情報処理システムは、システム制御装置１と
、それに接続される主記憶装置２と、システム制御プロ
セッサ３と、診断プロセッサ４と、直列に接続された演
算プロセッサ１Ｇ、　１１．１２と、直列に接続された
演算プロセッサ２０．２１と、信号線１００．１０１．
１０２．１１０．１１１．１１２．１２０．１２１とか
ら構成される。

システム制御プロセッサ３、診断プロセッサ４、演算プ
ロセッサ１０．１１．１２．２０．２１の各プロセッサ
は、システム制御装置１を介して主記憶装置２をアクセ
スできるとともに、相互にプロセッサ間通信（以下、Ｐ
通信と称す）を行うことができる。システム制御装置１
は、システム制御プロセッサ３、診断プロセッサ４．演
算プロセッサ１０、１１．１２．２０．２１から主記憶
装Ｍ２に対するアクセスおよび各プロセッサ間で行われ
るＰ通信を制御できる。主記憶装置２には、オペレーテ
ィングシステムプログラム、ユーザプログラムおよび演
算プロセッサ１０．１１．１２．２０．２１の接続構成
情報を提供する接続構成テーブル４０が格納される。

この接続構成テーブル４０は、情報処理システムの初期
立ち上げ時に作成され、演算プロセッサ１０゜１１、１
２．２０．２１とシステム制御装置３との接続の有無お
よび構成の有効／無効を示す接続構成情報および直列に
接続された演算プロセッサ１０．１１゜１２、２０．２
１間の接続の有無および構成の有効／無効を示す接続構
成情報とを記憶する。システム制御プロセッサ３は本情
報処理システムの制御を司どり、主記憶装置２上に格納
されたオペレーティングシステムプログラム、ユーザプ
ログラムを実行し、演算プロセッサ１０．１１．１２．
２０．２１にタスクを割り付ける。また、システム制御
プロセッサ３は障害処理制御回路４３を有し、障害処理
制御回路４３は、診断プロセッサ４からＰ通信により障
害の演算プロセッサを知らされると、接続構成テーブル
４０の内容を読出し、接続構成テーブル４ｏに記憶され
ている障害演算プロ、セッサとその配下に接続され、か
つ構成されている全ての演算プロセッサの構成を無効化
し、接続構成テーブル４ｏを更新する。演算プロセッサ
１０．１１．１２．２０．２１は、ベクトル演算等の高
速演算を専門に行なうプロセッサで、障害検出通知回路
３０．３１．３２．３３．３４をそれぞれ有している。

障害検出通知回路３０．３１゜３２、３３．３４は、そ
れぞれ演算プロセッサＩＯ，ＩＩ。

１２、２０．２１の障害を検出し、それぞれ信号線２１
０゜２１１、２１２．２２０．２２１を用いて診断プロ
セッサ４に通知する。診断プロセッサ４け、接続構成テ
ーブル４０の写しを持つ接続構成回路４２と、障害検出
通知回路３Ｇ、　３１．３２．３３．３４から通知をう
けると、接続構成回路４２に記憶されている障害演算プ
ロセッサと、その配下に接続され、かつ構成されている
全ての演算プロセッサの構成を無効にし、かつシステム
制御プロセッサ３に信号線１０２．１０１を用いてシス
テム制御装置１を経由してＰ通信により、障害が発生し
た最上位の演算プロセッサを知らせる障害処理制御回路
５０を有している。また、診断プロセッサ４は、直列に
接続された演算プロセッサ間で障害の伝播が生じ、同時
に複数の演算プロセッサから障害が報告された時には、
接続構成テーブル４０の写しである接続構成回路４２を
参照して、最上位の演算プロセッサを判定し、それ以外
の演算プロセッサからの障害報告はシステム制御プロセ
ッサ３に報告しない。なお、接続構成回路４２の内容は
、診断プロセッサ４により更新される。したがって、障
害処理のオーバーヘッドを軽減することができる。

次に、接続構成情報が格納されている接続構成テーブル
４０およびその更新方法について詳細に説明する。

次表は、接続構成テーブル４０を示す表である。

演算プロセッサ１台の接続構成情報は１ワード（２バイ
ト）に格納され、ワード０，１，２゜３．４にはそれぞ
れ演算プロセッサ１０．２０．１１゜２１、１２の接続
構成情報が格納される。■は当該演算プロセッサが構成
されているか否かを示し、構成されているときに“１”
、デイグレイドされているときに“θ″である。Ｓは当
該演算プロセッサがシステム制御装置１に接続されてい
るか否かを示し、接続されているときに“１“、接続さ
れていないときに“０″である。ＵＡＰ＠は、当該演算
プロセッサの上位の演算プロセッサの番号を示す。ＶＬ
は当該演算プロセッサの下位に演算プロセッサが接続さ
れているか否かを示し、接続されているときに“１”、
接続されていないとき“０”である。ＬＡＰ＃は、当該
演算プロセッサの下位に接続された演算プロセッサの番
号である。

演算プロセッサ１０．１１．１２．２０．２１の番号を
それぞれ０，２，４，１．３とし、全ての演算プロセッ
サは構成されているものとする。演算プロセッサｌＯは
構成されぞいるのでＶ＝１、またシステム制御装置１に
接続されているので３＝１、上位の演算プロセッサは存
在しないのでＵＡＰ＃はＤｏｎ“ｔ　Ｃａｒｅ　、また
下位には番号が２の演算プロセッサ１１が接続されてい
るので、ＶＬ＝１゜ＬＡＰ＃＝２である。また、演算プ
ロセッサ１２は構成されているのでＶ＝１、またシステ
ム制御装置１に接続されていないのでＳ＝０、また上位
には番号が２の演算プロセッサ１１が接続されているの
でＵＡＰ＃２、また下位には演算プロセッサが接続され
ていないのでＶＬ＝Ｏ，ＬＡＰ＃はＤｏｎ’ｔ　Ｃａｒ
ｅである。その他の演算プロセッサの接続構成情報の説
明は省略する。なお、Ｖビットはシステム制御プロセッ
サ３により、演算プロセッサがデイグレイドされたとき
に０”に更新される。

以上の構成により、任意の演算プロセッサで障害が発生
すると診断プロセッサ４に報告されて、診断プロセッサ
４は、演算プロセッサに障害が発生したことをシステム
叫御プロセッサ３に通知する。システム制御プロセッサ
３は接続構成テーブル４０を参照し、当該演算プロセッ
サと当該演算プロセッサの下位の構成されている演算プ
ロセッサを知り、必要な演算プロセッサのデイグレイド
が一括してできるようになる。

例えば接続構成テーブル４０に示される構成において演
算プロセッサ１１に障害が発生すると、システム制御プ
ロセッサ３の障害処理制御回路４３は、接続構成テーブ
ル４０から、下位に番号４の演算プロセッサ１２が接続
構成されていることを知り、演算プロセッサ１１．１２
を一括にデイグレイドし、接続構成テーブル４０のワー
ド２．４のＶビットを０にする。

（発明の効果） 以上説明したように本発明は、演算プロセッサに障害が
発生したことを通知されたシステム制御プロセッサが、
接続構成テーブルを参照および更新し、必要な演算プロ
セッサのデイグレイド処理を一括に行う制御をすること
により、障害が発生した演算プロセッサと、その下位の
演算プロセッサを個別にデイグレイドする際に生ずる障
害処理のオーバーヘッドをなくすことができる効果があ
る。

【図面の簡単な説明】

第１図は本発明の情報処理スステムの一実施例を示すブ
ロック図である。 １・・・・・・・・・・・・・・・・システム制御装置
、２・・・・・・・・・・・・・・・・主記憶装置。 ３・・・・・・・・・・・・・・・・システム制御装置
、４・・・・・・・・・・・・・・・・診断プロセッサ
、１０．１１，１２，２０．２１・・・・演算プロセッ
サ、３０．３１，３２，３３．３４・・・・障害検出通
知回路、４０・・・・・・・・・・・・・・・・接続構
成テーブル、４２・・・・・・・・・・・・・・・・接
続構成回路、４３．５０・・・・・・・・・・・・・障
害処理制御回路、特許出願人　　日本電気株式会社 甲府日本電気株式会社 代　理　人　　弁理士　内　原　　晋

Claims (1)

1. 【特許請求の範囲】 １、システム制御装置とそれに接続される主記憶装置、
   システム制御プロセッサ、診断プロセッサおよび、シス
   テム制御装置の１つまたは複数のポートに直列に接続さ
   れた１つまたは複数の演算プロセッサを含む情報処理シ
   ステムにおいて、 情報処理システムの初期立ち上げ時に作成される、演算
   プロセッサとシステム制御装置との接続の有無および構
   成の有効／無効を示す接続構成情報および直列に接続さ
   れた演算プロセッサ間の接続の有無および構成の有効／
   無効を示す接続構成情報とを記憶する接続構成情報記憶
   手段と、演算プロセッサで発生した障害を検出し、通知
   する障害検出通知手段と、 前記障害検出通知手段により報告を受けたときに、前記
   接続構成情報記憶手段の該演算プロセッサおよび該演算
   プロセッサの下位に直列接続され、かつ構成の有効な演
   算プロセッサの構成を全て無効にするよう制御する障害
   処理制御手段とを有することを特徴とする情報処理シス
   テム。