JPH03131938A - 多重処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マスタ装置とバックアンプ装置とによって
多重化された、計算機システム、各種制御システムをは
じめとする多重処理システムに関するものである。

〔従来の技術〕

第３図は例えば特公昭６１−３１４９２号公報に示され
た従来の多重処理システムを示す機能フロック図である
。図において、１はアドレス線、データ線、制御信号線
、電源線等によって形成される共通バスである。２はこ
の共通バス１に接続されて、当該共通バス１に接続され
た入出力装置等の各種機器（図示省略）の制御を常時実
行しているマスタ装置である。このマスタ装置２内にお
いて、２１は前記各種機器の制御のための演算処理を所
定のプログラムに従って実行するプロセッサであり、２
２はこのプロセッサ２１が演算処理の際に用いる前記プ
ログラム等を格納するプログラム記憶領域と、前記プロ
セッサ２１による演算処理の過程で書込・読出が行われ
るデータ等を格納するデータ記憶領域とを有するメモリ
である。

２３は前記共通バス１と同様にアドレス線、データ線、
制御信号線、電源線等にて形成され、前記プロセッサ２
１およびメモリ２２間の信号の伝送を行う内部バスであ
る。

３は前記マスタ装置２と同一に構成され、前記共通バス
１に接続されてマスタ装置２に異常が発生したときに、
それに代わって共通バス１に接続された各種機器の制御
を実行するバックアンプ装置である。このバックアンプ
装置３内において、３１は前記プロセッサ２１と同等の
プロセッサ、３２は前記メモリ２２と同等のメモリ、３
３は前記内部バス２３と同等の内部バスである。４はこ
のマスタ装置２およびバックアップ装置３の各内部バス
２３．３３と共通バス１との間に配置され、マスタ装置
２とバックアップ装置３の共通バス１の制御権を切り換
えて多重化処理を実現する切換装置である。

第４図はこれらマスタ装置２とバックアップ装置３のエ
ラー検出、および切換動作のための回路の一例を示すブ
ロック図で、図において、５はマスタ側の回路、６はバ
ックアップ側の回路をそれぞれ示している。このマスタ
側の回路５において、５１はマスタ装置２のエラーを検
出した時、そのｍ　ｑ　値カローレベルカラハイレペル
へ変化ｆるニラ−検出信号であり、５２はこのエラー検
出信号５１を論理反転させる論理反転用ゲートである。

５３はこの論理反転用ゲート５２の出力とハイレベルの
論理値（＋５Ｖ）との論理積をとるアンドゲートであり
、５４はこのアンドゲート５３から出力され、共通バス
１の使用の有効／無効を決定するイネーブル信号で、ハ
イレベルで有効となる。

このエラー検出信号６１はバックアップ装置３が複数あ
る場合には、当該バックアップ側の回路６と同一に構成
された次段の回路のアンドゲートの入力としても送出さ
れる。６２はこのエラー検出信号６１を論理反転させる
論理反転用ゲート、６３はこの論理反転用ゲート６２の
出力と前記マスタ装置２のエラー検出信号５１との論理
積をとるアンドゲートであり、６４はこのアンドゲート
６３から出力される、前記イネーブル信号５４と同等の
イネーブル信号である。

次に動作について説明する。マスタ装置２およびバック
アップ装置３はそれぞれ定期的に自己診断を行っており
、異常を検出するとエラー検出信号５１もしくは６１の
論理値をハイレベルに変化させる。したがって、マスタ
装置２が正常であればエラー検出信号５１はローレベル
であり、マスタ側の回路５ではその反転信号とノ・イレ
ペルの論理値とのアンド条件に基づくイネーブル信号５
４がハイレベルとなって有効となる。一方、バックアッ
プ側の回路６では、エラー検出信号５１によってアンド
ゲート５３が閉じられ、イネーブル信号６４はローンベ
ルとなって無効となる。

この有効となったイネーブル信号５４によって、マスタ
装置２が共通バス１の制御権を獲得し、そのプロセッサ
２１はメモリ２２に格納されているプログラムに従って
演算処理を実行し、当該共通バス１に接続された入出力
装置等の各種機器の制御を行う。この時、プロセッサ２
１はこの演算処理の実行に際して発生するデータをメモ
リ２２の所定のアドレスに格納する。また、バックアッ
プ装置３もマスタ装置２と同一のプログラムによる演算
処理を実行し、その演算処理の実行時に生ずるデータで
メモリ３２の内容を更新している。この時、バックアッ
プ装置３は共通バス１の使用権を持っていないため、共
通バス１への書き込み動作は実行されず、マスタ装置２
の異常発生による切換指令が送られてくるまで待機して
いる。

前記自己診断によってマスタ装置２に異常が検出される
と、エラー検出信号５１がローレベルからハイレベルに
変化する。従って、マスタ側の回路５ではアンドゲート
５３の出力するイネーブル信号５４がローレベルとなっ
て無効となり、一方、バックアンプ側の回路６では、論
理反転用ゲート６２の出力がハイレベルに変化し、バッ
クアップ装置３が正常であればエラー検出信号６１はハ
イレベルであるため、アンドゲート６３が出力するイネ
ーブル信号６４はハイレベルとなって有効となる。その
ため、バックアップ装置３が共通バス１の制御権を獲得
し、共通バス１の制御権を失ったマスタ装置２に代わっ
て共通バス１に接続された各種機器の制御を行う。以上
の動作によってマスタ装置２の異常発生時のバックアッ
プが実現される。

〔発明が解決しようとする課題〕

従来の多重処理システムは以上のように構成されている
ので、切換装置４そのものがダウンした場合にはマスタ
装置２をバックアップ装置３に切り換えることができな
くなり、バックアップ装置が正常であるにもかかわらず
システムダウンとなってしまい、処理動作を継続して実
施することが不可能となるという課題があった。

この発明は上記のような課題を解消するためになされた
もので、バックアップ装置が正常であるにもかかわらず
システムがダウンしてしまうようなことのない多重処理
システムを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る多重処理システムは、自装置内のプロセ
ッサおよびメモリと外部の共通バスをインタフェースす
るバスインタフェース回路を、マスタ装置およびバック
アップ装置の各々に設けるとともに、当該バスインタフ
ェース回路に、前記共通バスに接続された他の装置のエ
ラー情報が格納され、マスタ装置とバックアップ装置と
の切り換えのために参照されるエラーステータスエリア
が設定されたローカルメモリを持たせたものである。

〔作　用〕

この発明におけるバスインタフェース回路は、その内部
に配されたローカルメモリ上に、マスタ装置とバックア
ップ装置との切り換えのために参照されるエラーステー
タスエリアを設定して、当該エラーステータスエリアに
共通バスに接続された他の装置のエラー情報を格納し、
それが配置されている装置内のプロセッサおよびメモリ
と外部の共通バスとのインタフェースを行い、バックア
ップ装置では、このエラーステータスエリアを参照して
マスタ装置のエラーの発生を監視し、マスタ装置のエラ
ーを検出すると自身がマスタ装置に切り換わることによ
り、バックアップ装置が正常であるにもかかわらずシス
テムがダウンしてしまうようなことのない多重処理シス
テムを実現する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１ａ、１ｂは二重化された共通バスで、第
３図の共通バス１と同様にアドレス線、データ線、制御
信号線、電源線等によって形成されている。２はこの共
通バス１ａ、１ｂに接続されて、当該共通バス１ａ、１
ｂに接続された入出力装置等の各種機器（図示省略）の
制御を常時実行しているマスタ装置である。このマスタ
装置２内において、２１．２２および２３は第３図のそ
れらと同等のプロセッサ、メモリおよび内部バスである
。２４はこのマスタ装置２内の内部バス２３と前記共通
バス１との間に配置され、マスタ装置２内のプロセッサ
２１およびメモリ２２ト共通ハス１とをインタフェース
するバスインタフェース回路である。

３ａ、３ｂは前記マスタ装置２と同一に構成されて前記
共通バスｉａ、ｌｂに接続され、マスタ装置２に異常が
発生すると所定の優先順位に従って、共通バス１ａ、ｌ
ｂに接続された各種機器の制御を代行するバックアップ
装置である。このバックアップ装置３ａ、３ｂ内におい
て、３１は前記プロセッサ２１と同等のプロセッサ、３
２は前記メモリ２２と同等のメモリ、３３は前記内部バ
ス２３と同等の内部バス、３４は前記バスインタフェー
ス回路２４と同等のバスインタフェース回路である。

第２図はこのマスタ装置２内のバスインタフェース回路
２４、およびバックアップ装置３ａ、３ｂ内のバスイン
タフェース回路３４の詳細構成を示すブロック図である
。バスインタフェース回路２４内において、２４１はマ
スタ装置２内の内部バス２３とデータの入出力を行う内
部バスインタフェース部、２４２は外部の共通バス１ａ
、１ｂとデータの入出力を行う共通バスインタフェース
部であり、２４３はバスインタフェース回路２４内部の
制御を行うコントローラである。２４４は内部バスイン
タフェース部２４１と共通バスインタフェース部２４２
に接続されたローカルメモリであり、２４５はこのロー
カルメモリ２４４内に設定されたエラーステータスエリ
アで、Ａにはマスタ装置２のエラー情報が、Ｂにはバッ
クアップ装置３ａのエラー情報が、Ｃにはバックアップ
装置３ｂのエラー情報がそれぞれ格納される。

また、バスインタフェース回路３４；牙１内において、
３４１はバックアップ装置３ａ、３ｂ内の内部バス３３
とデータの入出力を行う内部バスインタフェース部であ
る。３４２は前記共通バスインタフェース部２４２と同
等の共通バスインタフェース部、３４３は前記コントロ
ーラ２４３と同等のコントローラ、３４４は前記ローカ
ルメモリ２４４と同等のローカルメモリであり、３４５
はそのエラーステータスエリアである。

次に動作について説明する。正常時においては、マスタ
装置２が共通バスｉａ、１ｂを制御する権利を持って、
当該共通バス１ａ、ｌｂに接続された各種機器の制御を
行りている。この時、各バックアップ装置３ａ、３ｂは
自装置内で閉じた所定の動作を実行しており、また、バ
スインタフェース回路３４内のローカルメモリ３４４上
に設定されたエラーステータスエリア３４５の監視を行
って、マスタ装置２のエラー発生に備えている。

ここで、マスタ装置２にエラーが発生すると、それがプ
ロセッサ２１あるいはメモリ２２の異常によるものであ
れば、マスタ装置２のバスインタフェース回路２４から
エラー情報が共通バス１ａ。

１ｂの現用側、例えば共通バス１ａに送出される。

このエラー情報は各バックアップ装置３ａ、３ｂにおい
て、そのバスインタフェース回路３４で受信され、共通
バスインタフェース部３４２よりローカルメモリ３４４
へ送られて、その工２−ステータスエリア３４５の割り
当てられた部分、即ち、Ａに格納される。また、マスタ
装置２のエラーが、そのバスインタフェース回路２４の
異常によるものである場合には、共通バス１ａに接続さ
れた他の装置がマスタ装置２とデータ交信ができなくな
り、これによってマスタ装置２のエラーが検出され、同
様にしてエラー情報がバックアップ装置３ａ、３ｂの前
記エラーステータスエリア３４５の前記部分Ａに格納さ
れる。

このようなバスインタフェース回路２４．３４のローカ
ルメモＩＪ　２４４　、３４４のエラーステータスエリ
ア２４５，３４５へのエラー情報のｌ込みは、共通バス
１ａを介して常時、周期的に行われている。従って、各
ローカルメモ！７２４４　。

３４４内のエラーステータスエリア２４５，３４５の内
容は、常に新しい情報によって更新されており、このエ
ラーステータスエリア２４５．３４５を参照することに
よって、各装置２，３ａ、３ｂの最新のエラーステータ
スを得ることができる。

前述のように、マスタ装置２にエラーが発生して、各ロ
ーカルメモリ３４４内のエラーステータスエリア３４５
の、マスタ装置２に割り当てられた部分Ａに書き込まれ
たエラー情報は定期的に参照され、内部バスインタフェ
ース部３４１よす内部バス３３を介してプロセッサ３１
へ送られる。

これによってマスタ装置２のエラー発生を検出した、そ
の時点で最も高い優先順位が割り当てられているバック
アップ装置、例えばバックアップ装置３ａのプロセッサ
３１は、マスタ側のプロセッサに切り換わり、これまで
マスタ装置２のプロセッサ２１が演算処理していた各種
機器の制御を、それに代わって継続して実行する。

また、現用の共通バス１ａに物理的な破損等のケーブル
異常が生じて、データの伝送が不能となった場合には、
ケーブル異常となった現用の共通バス１ａを予備の共通
バス１ｂに切り換えることにより、システムダウンを回
避することが出来る。

この共通バス１ａ、１ｂのケーブル異常は、他の装置と
の交信不良、応答無しなどに基づいて検出を行い、バス
インタフェース回路２４．３４の共通バスインタフェー
ス部２４２，３４２によって切り換える。

なお、上記実施例では、共通バスが二重化されている場
合について説明したが、必ずしも二重化されている必要
はなく、１系統の共通バスのみとしてもよい。

〔発明の効果〕

以上のように、この発明によれば、共通パスに接続され
た他の装置のエラー情報が格納されて、マスタ装置とバ
ックアップ装置との切り換えのために参照されるエラー
ステータスエリアが設定されたローカルメモリを有する
バスインタフェース回路を、マスタ装置および各バック
アップ装置の各々に設け、従来の切換回路の機能のバス
インタフェース回路に分散するように構成したので、バ
ックアップ装置が正常であるにもかかわらずシステムが
ダウンしてしまうようなことはなく、信頼性の高い多重
処理システムが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による多重処理システムを
示す機能ブロック図、第２図はそのバスインタフェース
装置の詳細構成を示すブロック図、第３図は従来の多重
処理システムを示す機能ブロック図、第４図はそのマス
タ装置とバックアップ装置のエラー検出、および切換動
作のための回路の一例を示すブロック図である。 １ａ、１ｂは共通バス、２はマスタ装置、３ａｔ３ｂは
バックアップ装置、２１．３１はプロセッサ、２２．３
２はメモリ、２４．３４はバスインタフェース回路、２
４４，３４４はローカルメモリ、２４５，３４５はエラ
ーステータスエリア。 なお、図中、同一符号は同一　又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 共通バスに接続された各種機器を制御するための演算処
   理を実行するプロセッサと、前記プロセッサによる前記
   演算処理の実行に際して書込・読出されるデータを格納
   するメモリとを備えた複数の装置を、前記共通バスに接
   続し、前記装置中の１つを、前記各種機器の制御を常時
   実行するマスタ装置とし、他を、前記マスタ装置の異常
   時に、それに代わって前記各種機器の制御を実行するバ
   クアップ装置とする多重処理システムにおいて、前記各
   装置内に、当該装置の前記プロセッサおよびメモリと前
   記共通バスをインタフェースするバスインタフェース回
   路を設け、前記バスインタフェース回路に、前記外部バ
   スに接続された他の前記装置のエラー情報が格納されて
   、前記マスタ装置と前記バックアップ装置との切り換え
   のために参照されるエラーステータスエリアが設定され
   たローカルメモリを持たせたことを特徴とする多重処理
   システム。