JPS60256083A - 時刻修正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えば船舶或は航空機のように日付変更線を
しばしば通過することのちる乗物に用いられる時計に適
用して好適な時刻修正装置に関す゛る。

「従来技術」 日付変更線を通過する場合時計の表示を変更する必要が
ある。このような目的で「特公昭５８−３３５１３号公
報」に時刻修正装置が提案されている。この公報に記載
された時刻修正装置は修正すべき時間値を設定するとこ
の設定した時間分だけ修正パルスを子時計に与え、子時
計の表示を修正する構造となっている。

「発明が解決しようとしている問題虚」この公報記載の
時刻修正装置は親時計と子時計の間の正規パルス伝送路
に時刻修正用のゲート回路３１を直列に挿入し、このゲ
ート回路３１を例えば遅れ方向に修正するとき閉に制御
し時刻修正を行う構造となっている。このため修正回路
が故障するとゲート回路３１が閉のままに放置されてし
まうおそれがある。ゲート３１が閉のままに放置される
と親時計から子時計に伝送すべき正規パルスが伝送不能
となり時計機能が停止してしまう大きな不都合がある。

Ｅ問題点を解決するための手段」 ０″発〒１は第１図の一能図“示すように親時計１と子
時計２０゛間を正規パルス伝送路３によって接続“し、
この正規パルス伝送路３を通じて従来。

通り例えば３０秒毎に１個の正規パルスが子時計２に伝
送され子時計２を３０秒毎に間欠的に表示を歩進させる
。４は子時計２の表示を遅れ方向に修正する場合に切換
る正逆切換スイッチを示す。

５はこの発明による時刻表示装置を示す。この発明によ
る時刻表示装置５は正規パルスが存在する間修正パルス
の発生を停止する修正パルス発生器６と、修正時間を記
憶する修正時間記憶器７と、修正時間記憶器７に記憶し
た記憶値と修正パルスによる修正量とを比較し、記憶値
と修正量との一致を検出する比較器８と、この比較器８
から不一致が出力されている状態と正規パルスが存在し
ない状態で正規パルス伝送路３に修正パルスを送出する
ゲート９とＫよって構成したものである。尚この機能図
では計数器１０を設け、この計数器１゜Ｋよって修正パ
ルスを計数して修正量をめ、この修正量と修正時間記憶
器７に記憶した修正時間とを比較器８で比較するように
した場合を示す。

１１、は修正時刻値を記憶器７に入力するためのディジ
タルスイッチによって構成した入力手段を示す。

この構成によれば修正時間を記憶器７に入力すると比較
器８は計数器１０の計数値と比較動作を行う。このとき
計数器１０が初期状態に６つたとすれば比較器８は不一
致を検出する。比較器８は不一致を検出するとその出力
にこの例ではＨ論理を出力し、そのＨ論理信号をゲート
９の一方の入力端子に与える。よってゲート９は開に制
御され。

修正パルス発生器６から出力される修正パルスを出力し
、ゲート９を通じて子時計２に修正パルスを与える。一
方修正パルスを計数器１０に与え修正量を計数する。こ
の修正量が修正時間記憶器７に記憶した修正時間に一致
すると比較器８はＬ論理を出力しゲート９を閉じ修正を
終了する。ここで子時計２を進み方向に修正していた場
合に正規パルスが親時計１から出力されると、修正パル
ス発生器６の動作が停止し、修正パルスの供給が断にな
ると共に正規パルスが子時計２に与えられ正規の刻時が
行われる。正規パルスの期間が経過すると修正パルス発
生器６が動作を始め再び修正を行う。このよう圧して修
正中に正規パルスが発生してもその正規パルスを子時計
２に与え修正中の刻時も正しく実行させることができる
。

一方遅れ方向に修正している場合は正逆切換スイッチ４
を切換えて子時計２を逆転方向に駆動すると共にスイッ
チ１３をオン圧する。スイッチ１３は計数器９に正規パ
ルスを与えるスイッチである。

従って遅れ方向罠修正中に正規パルスが発生すると、そ
の正規パルスは子時計２に与えられ子時計２を−パルス
分つまり３０秒遅れ方向に駆動するが、このときスイッ
チ１３を通じて計数器８のニパルス計数端子１０Ａ（パ
ルスを１個与えると計数値を二つ歩進させる端子）忙正
規パルスを与え計数器９の計数値を二つ歩進させる。こ
の結果修正量はニバルス分少なくなり、子時計２が正規
パルス罠よって−パルス分遅れ方向に駆動された分と、
本来正規の方向罠歩進すべき分とを修正し、遅れ方向に
修正している状態で正規パルスが与えられても正しい修
正を行うことができる構造としている。

「実施例」 第２図にこの発明の一実施例を示す。図中第１図の構成
図と対応する部分には同一符号を付して示す。親時計１
はθ秒信号端子ＩＡと、３０秒端子ＩＢとを有し、この
０秒信号端子ＩＡと３０秒毎号端子ＩＢを正規パルス伝
送路３に接続する。正規パルス伝送路３にはこの例では
誤動作防止回路１４を設けた例を示す。この誤動作防止
回路１４は例えばＪ−にフリップ７０ツブ１４Ａと、Ｊ
−にクリップフロック１４Ａの出力によって交互に開閉
制御される二つのアンドゲート１４Ｂ、１４Ｃと０秒信
号と３０秒毎号を取出すノアゲート１４Ｄと、このノア
ゲート１４Ｄで取出したＯ秒信号と３０秒毎号をＪ−に
フリップフロップ１４Ａのクロック端子及び二つのア／
トゲ−）１４Ｂ、１４Ｃに与えるオアゲー）１４ｇとに
よって構成される。この誤動作防止回路１４によりＯ秒
信号又は３０秒信号の何れか一方が続けて二回出力され
てもその二回目の信号を阻止し、誤動作を防止する動作
を行う。これは親時計ＩＫ設けた手動接点により正規パ
ルスを出力する場合に有効に動作する。

正規パルス伝送路３には通常通り、有極信号発生増幅器
１５を接続し、０信号号と３０秒信号を正と負の有極信
号に変換すると共に所定のレベルを持つ有極パルスに変
換し、子時計２に供給するよう圧している。正逆切換ス
イッチ４はこの例ではリレー接点を°用いた場合を示す
。このリレー接点は後に説明するリレー１６によって切
換制御される。

時刻修正装置５において修正パルス発生器６はこの例で
はバイナリカウンタ６Ａと、三個のナントゲート６Ｂ、
６Ｃ，６Ｄと、インバータ６Ｅとによって構成した場合
を示す。バイナリカウンタ６Ａのリセット端子Ｒに誤動
作防止回路１４を構成するノアゲート１４Ｄで取出した
正規パルスを与え、０秒と３０秒の正規ノくルスが存在
する時間でバイナリカウンタ６Ａの計数動作をリセット
させ停止させる。ナントゲート６Ｂは正規パルスが終了
してから例えば２４秒経過した時点を検出し、２４秒経
過した時点からゲート６Ｄを閉に制御し、バイナリカウ
ンタ６Ａへのクロックの供給を停止させるように構成し
た場合を示す。修正ノくルスは出力端子Ｑ２から取出さ
れゲート１２の一方の入力端子に供給する。この修正パ
ルスは例えば１秒周期でパルス幅が０．５秒のパルスと
することができる。

７は修正時間記憶器を示す。この例ではプリセット機能
を持つダウンカウンタを用い、このダウンカウンタによ
り修正量を計数する手段も構成している。１１は修正時
間を修正時間記憶器７に入力する入力手段を示す。この
入力手段１１は二つのディジタルスイッチＩＩＡと１１
Ｂによって構成することができる。ディジタルスイッチ
ＩＩＡは分の１位、ＩＩＢは分の１０位の設定器を構成
している。スタートスイッチ１７をオンに操作すると単
安定マルチバイブレータ１８から正極性のパルスが一つ
出力され、このパルスが修正時間記憶器７を構成するプ
リセット指令端子ＰＢＫ与えられ入力手段１１に設定し
たディジタル値が修正時間記憶器７にプリセットされる
。

修正時間記憶器７はプリセット機能を持つダウンカウン
タ７Ａと７Ｂを二段縦続接続して構成することができる
。７Ａは分の１位の値を記憶し、その記憶値を修正パル
スによってダウンカウントし、７Ｂは分の１０位の値を
記憶し、その記憶値を修正パルスによってダウンカウン
トする。

記憶器７Ａ、７Ｂ’の減算出力を比較器８に与える。比
較器８は分の１位の値を比較する部分には二つの入力端
子ＡとＢを持つ数値比較器８Ａを用いるが、この例では
分の１０位の比較器としてナントゲート８Ｂを用いた場
合を示す。つまり分の１０位では記憶器７Ｂの減算結果
がゼロになったことを検出すればよいから例えばナント
ゲート８ＢＫよって構成することができ、記憶器７Ｂの
減算値が全て「０」になるとナンドゲー）８ＢがＨ論理
を出力し、このＨ論理を比較器８Ａに与えることにより
分の１０位が修正を終了したことを検出することができ
る。

分の１位の比較器８八〇Ｂ入力端子には計数器１９の計
数出力を与える。この計数器１９は第１図で説明した計
数器１０とは多少機能を異にする。

つまりこの計数器１９は進み方向への修正時はリセット
状態に保持され、比較器８Ａの入力端子Ｂにオール「Ｏ
」を与える。よって記憶器７Ａの値が減算動作によりオ
ール「０」になったとき修正終了となり比較器８ＡはＨ
論理を出力する。

一方遅れ方向への修正時は計数器１９は修正中に発生す
る正規パルスを計数し、記憶器７Ａの計数値がオール「
０」になる前に一致を検出するようにしている。つまり
設定した修正時間より実際の修正時間を正規パルスの数
に応じて短縮し、よってこの動作により遅れ方向への修
正中に正規パルスが与えられて子時計２の表示が３０秒
だけ遅れ方向に駆動されてもその遅れ相当分は計数器】
９に計数した値だけ一致検出のタイミングが速くなり補
正される。

ここで記憶器７に与える修正パルスについて説明する。

記憶器７に与える修正パルスはゲート１２から出力され
る１秒周期のパルスを７リツプフロツプ２１によって〆
の周波数に落し、その分周した信号を記憶器７に与えて
いる。このようにすることにより子時計２に二つの修正
パルスが与えられたとき記憶器７Ａの減算出力は一つ減
少することとなる。つまり子時計は二つの修正パルスが
与えられたとき表示が１分修正される。記憶器７Ａは分
の１位の値を記憶するものであるから、このようにして
子時計２の修正量と記憶器７０減算値とを合致させてい
る。然もこのとき都合のよいことＫは遅れ方向への修正
中に正規パルスが出力されてこれを計数器１９が一つ計
数すると、記憶器７Ａの値が残りあと一つＫなったとき
比較器８Ａは一致信号を出力する。このタイミングのず
れは修正パルス発生器６から出力される修正パルスの二
個分の時間に相当し、結局遅れ方向に修正しているとき
正規パルスが発生したことにより子時計２が遅れ方向へ
の駆動されても修正パルスの二個分が修正量から除去さ
れ正しい修正が行われる。

尚２２はゲート１２を開閉操作するフリップフロップを
示す。このフリップフロップ２２はＤ形フリップフロッ
プを用いクロック端子にバイナリカウンタ６Ａの出力端
子Ｑ３の出力信号を与え、リセット端子にノアゲート・
１４Ｄから取出した正規パルスト他の一つのＤ形フリッ
プフロップ２３の出力端子Ｑの信号を与える。従って７
リツプフロツブ２２は正規パルスが出力されている状態
ではリセットされる。フリップフロップ２２の出力端子
Ｑの出力をゲート９に与えでいる。ゲート９はこの例で
はナントゲートを用いた場合を示すからフリップ７０ツ
ブ２２がリセットされたときはゲート９の一方の入力端
子にＬ論理が与えられゲート９は閉に制御される。正規
パルスが終了スルトフリツブフロツブ２２のリセットは
解除され、このとき比較器８が不一致を出力している状
態ではフリップフロッグ２２のデータ入力端子りにＨ論
理が入力されている。よってフリップフロッグ２２はバ
イナリカウンタ６への出力端子Ｑ３から出力される２秒
周期のパルスにより正規パルスの終了時点から２秒後に
Ｈ論理を読込み、再びゲート１２を開に制御し修正動作
を続ける。

クリップフロップ２３は時刻修正動作を終了したときク
リップフロップ２１，２２、記憶器７及び正逆切換制御
用７リソグフロツプ２４を初期状態に戻す動作を行う。

つまり比較器８において記憶器７と計数器１９の計数値
とが一致したとき比較器８はＨ論理を出力する。よって
このときインバータ２５によってＬ論理信号に変換され
このＬ論理信号をフリップフロップ２３が読込む。この
ため出力端子ＱがＨ論理となり、フリップフロップ２１
．２２のリセット端子几にＨ論理信号を与えこれを初期
状態に戻す。

一方このときナントゲート２６の入力が全てＬ論理とな
りナントゲート２６はＨ論理を出力する。

このため記憶器７のリセット端子Ｒと、７リツプフロツ
ブ２４０セツト端子ＳにＨ論理信号が与えられ、記憶器
７を初期状態にリセットすると共に、フリップフロップ
２４をセット状態に戻す。クリップフロップ２４がセッ
ト状態に戻るとリレー１６が付勢な解かれ、切換スイッ
チ４を正転側に戻す。

リレー１６の励磁が解かれるタイミングは比較器７にお
いて一致を検出した時点からノリツブフロップ２３がそ
の一致出力を読込むまでのタイミングだけ遅れる。フリ
ップフロップ２３は２秒周期のパルスによって一致検出
パルスを読込むから比較器７が一致を検出した時点から
少なくとも２秒遅れて接点４を正転方向に戻す。よって
子時計２に逆進の修正パルスが与えられてから少なくと
も２秒の時間をおいてスイッチ４が切換るから子時計２
において逆転電力が充分減衰した時点で切換えが行われ
ることとなる。

（要部の動作） 通常モードではゲート９が閉に保持されておりよって親
時計１から子時計２へは通常の正規パルス伝送路３を通
じて正規パルスが子時計２に伝送される。

進み方向への修正動作は入力手段１１に修正時間を設定
しスタートスイッチ１７をオンに操作する。このスイッ
チ操作により単安定マルチバイブレータ１８は正パルス
を出力し、記憶器７に入力手段ｉｎ設定した時間値をプ
リセットする。このプリセットと共にフリップフロップ
２４はリセットされ、計数器１９にリセット信号を与え
る。

よって計数器１９はオール「０」を出力し、比較器８０
入力端子Ｂにオール「０」を入力する。

比較器８は記憶器７の値と計数器１９の値を比較し、不
一致信号つまりＬ論理信号を出力し、インバータ２５で
Ｈ論理に変換してフリップフロップ２２及び２３のデー
タ端子りに与える。この結果、フリップ７０ツブ２２及
び２３はＨ論理を読込む。フリップフロップ２２がＨ論
理を読込むことによりゲート９が開き、バイナリカウン
タ６Ａから出力される１秒周期の修正パルスをアントゲ
−）　１４Ｂと１４０に与え、１秒周期の修正パルスを
子時計２に与える。このとき正規パルスが出力されると
子時計２にその正規パルスが与えられて子時計２は一つ
歩進する。これと共にゲート９が閉じられ、修正パルス
の送出が一時中止される。

正規パルスが立下った時点で比較器８が一致を検出して
いなければフリップフロップ２２は再びＨ論理を読込ん
でゲート９を開き修正を続ける。

正規パルスの立下りから２４秒経過するとナントゲート
６Ｂがこれを検出し、ゲート６Ｄを閉じバイナリカウン
タ６Ａに供給しているクロックを遮断し、バイナリカウ
ンタの動作を中断させる。

従って４秒間の空白をおいて正規パルスが発生し、子時
計２を駆動する。この様子を第３図に示すＰａは正規パ
ルスを示し、この正規パルスＰａは３０秒周期で親時計
から与えられる。Ｐｈは修正パルスを示し、これは１秒
周期の信号である。修正パルスＰｈが１個子時計に与え
られると子時計２の表示は３０秒逆進られる。然るに記
憶器７０減算はクリップフロップ２１で修正パルスをＺ
に分周しているため修正パルスｐｈが二個出力されて１
分に相当するカウント値が減算される。修正時間の値が
大きいときは正規パルスＰａの数周期にわたって分散さ
れて修正動作が行われる。

修正中は発光素子２７が点灯し、修正中であることを表
示する。

一方遅れ方向に修正するにはスイッチ２８をオンにし、
逆進に設定する。この状態でスタートスイッチ１７をオ
ン操作すると上述と同様に記憶器７に修正時間が入力さ
れると共に、アンドゲート回路２９からＨ論理信号がフ
リップフロップ２４のリセット端子Ｒに与えられ、フリ
ソゲ７０ツブ２４をリセットする。このためにリレー１
６が励磁されてスイッチ４を逆進側に切換える。また発
光素子３１が点灯して逆進中であることを表示する。ま
たフリップフロップ２４がリセットされると計数器１９
のリセット端子ＨにはＬ論理信号が与えられ、計数器１
９のリセット状態を解く。よって遅れ方向へ修正してい
るときに正規パルスＰａが出力されると計数器１９は正
規パルスを計数し、上記したように修正量を短縮し、正
しい修正を行うように動作する。

「効果」 上述したようにこの発明圧よれば正規パルス伝送路に修
正のためのゲート回路を挿入しないから仮に修正回路５
が故障したとしても親時計１と子時計２との間の伝送路
は正常な状態に保たれる。

よって親子時計の間の関係が時刻修正装置５の故障に影
響されることがなく、信頼性の向上が得られる。

また上記実施例のように修正中に正規のパルスが出力さ
れる前に空白の時間帯を設けたから修正パルスと正規パ
ルスの間の干渉がなく、誤動作が起きることを防止して
いる。

また特に遅れ方向への修正を行って修正が終了した時点
で比較器８が一致信号を出力した時点から２０秒の空白
をおいてスイッチ４を元に戻す構造としているから子時
計２において逆起電力が充分おさまった時点でスイッチ
４が切換もれるため、この点でも誤動作が起きることを
防止する構造となっている。

【図面の簡単な説明】

第１図はこの発明の詳細な説明するためのブロック図、
第２図はこの発明の詳細な説明するための接続図、第３
図は第２図の動作を説明するための波形図である。 １：親時計、２：子時計、３：正規パルス伝送路、４　
正逆切換スイッチ、５：時刻修正装置６：修正パルス発
生器、７：記憶器、８゛比較器、９．ゲート、１１：入
力手段。 特許出願人　株式会社　ティ、アイ、シイ・シチズン代
理人　草　野　卓 ７７１　図 ７３　図

Claims (1)

【特許請求の範囲】
1. （１）　Ａ、正規パルス伝送路から正規パルスを取込ん
   。 で正規パルスが存在する間修正パルスの発生を停止する
   修正パルス発生器と、 Ｂ、修正すべき時間を記憶する修正時間記憶器と、Ｃ１
   この修正時間記憶器に゛記憶した記憶値と修正パルスに
   よる修正量とを比較し記憶値と修正量との一致を検出す
   る比較器と、 Ｄ、この比較器から不一致が出力されている状態と上記
   正規パルスが存在しない状態で上記正規パルス伝送路に
   修正パルスを送給するゲ一　ト　と　、 から成る時刻修正装置。