JPS60254669A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60254669A JPS60254669A JP11016784A JP11016784A JPS60254669A JP S60254669 A JPS60254669 A JP S60254669A JP 11016784 A JP11016784 A JP 11016784A JP 11016784 A JP11016784 A JP 11016784A JP S60254669 A JPS60254669 A JP S60254669A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はへテロ接合（異種半導体接合）を用いた高速電
界効果型の半導体装置に関する。
界効果型の半導体装置に関する。
第１図に示すようなペテロ接合を用いた電界効果型の半
導体装置は、近年その高速性、特に低温におけるより一
層の高速性に注目されているものである。この半導体装
置の構造は、基本的に高抵抗基板１１上に、第１の半導
体層１２とそれよシミ子親和力の小さい第２の半導体層
１３とのへテロ接合が形成され、ゲート電極１４をはさ
んでその両側にソース電極１５とドレイン電極１６とが
設けられたものである。ここで、例えば第１の半導体層
１２として高純度のＧａＡ２１層、第２の半導体層１３
としてｎ型にドープされたＡｌ・、ｚＧａ・、ｔＡｓ層
を用いれば、第１の半導体のＧａＡｓと第２の半導体Ａ
ｌＧａＡｓとの電子親和力差によｌ） ＡｌＧａＡｓ層
が空乏化すると共にＧａＡｓ側に電子チャネＡ／１７が
形成される。ソースおよびドレイン電極１５．１６は例
えば加ンを第２の半導体層（ＡｌＧａＡｓ層）１３およ
び第１の半導体層（ＧａＡｓ層） １２と合金化させて
この合金化層が電子チャネＡ／１７に達するよう和形成
される。ここで、ゲート電極１４への印加電圧を制御し
、空乏化した第２の半導体層１８を介して電子チャネル
１７の電子数を変化させ、したがって電流を変化させる
ことによって電界効果型のトランジスタ動作が得られる
。
導体装置は、近年その高速性、特に低温におけるより一
層の高速性に注目されているものである。この半導体装
置の構造は、基本的に高抵抗基板１１上に、第１の半導
体層１２とそれよシミ子親和力の小さい第２の半導体層
１３とのへテロ接合が形成され、ゲート電極１４をはさ
んでその両側にソース電極１５とドレイン電極１６とが
設けられたものである。ここで、例えば第１の半導体層
１２として高純度のＧａＡ２１層、第２の半導体層１３
としてｎ型にドープされたＡｌ・、ｚＧａ・、ｔＡｓ層
を用いれば、第１の半導体のＧａＡｓと第２の半導体Ａ
ｌＧａＡｓとの電子親和力差によｌ） ＡｌＧａＡｓ層
が空乏化すると共にＧａＡｓ側に電子チャネＡ／１７が
形成される。ソースおよびドレイン電極１５．１６は例
えば加ンを第２の半導体層（ＡｌＧａＡｓ層）１３およ
び第１の半導体層（ＧａＡｓ層） １２と合金化させて
この合金化層が電子チャネＡ／１７に達するよう和形成
される。ここで、ゲート電極１４への印加電圧を制御し
、空乏化した第２の半導体層１８を介して電子チャネル
１７の電子数を変化させ、したがって電流を変化させる
ことによって電界効果型のトランジスタ動作が得られる
。
さて、以上のような電界効果型の半導体装置において、
高性能の特性を得るための重要な要素の一つはソース及
びドレイン抵抗を小さくすることである。しかしながら
ソース及びドレイン電極１５１６１！ＡｕＧｅを主成分
とする金属を表面から第２の半導体層１３及びドナー不
純物密度の小さい高抵抗の第１の半導体層１２にまで直
接合金化して２次元電子層まで達するように形成される
が、通常半導体結晶の不純物密度が小さくなる程接触抵
抗が大きくなる傾向が知られ通常の方法ではソース抵抗
およびドレイン抵抗が大きくなり、相互コンダクタンス
を低下させる虞れがある。また一方、本発明者の実験に
よればソース抵抗を下げるために合金層を深くすると電
流飽和領域でのドレインコンダクタンスが増し、高性能
な特性は得られないことが明らかになった。このように
第１図のようなヘテロ接合を用いた半導体装置における
ソース及びドレイン電極構造の設計法は確立されていな
いのが実情である。
高性能の特性を得るための重要な要素の一つはソース及
びドレイン抵抗を小さくすることである。しかしながら
ソース及びドレイン電極１５１６１！ＡｕＧｅを主成分
とする金属を表面から第２の半導体層１３及びドナー不
純物密度の小さい高抵抗の第１の半導体層１２にまで直
接合金化して２次元電子層まで達するように形成される
が、通常半導体結晶の不純物密度が小さくなる程接触抵
抗が大きくなる傾向が知られ通常の方法ではソース抵抗
およびドレイン抵抗が大きくなり、相互コンダクタンス
を低下させる虞れがある。また一方、本発明者の実験に
よればソース抵抗を下げるために合金層を深くすると電
流飽和領域でのドレインコンダクタンスが増し、高性能
な特性は得られないことが明らかになった。このように
第１図のようなヘテロ接合を用いた半導体装置における
ソース及びドレイン電極構造の設計法は確立されていな
いのが実情である。
この発明にがかるヘテロ接合を用いた電界効果型の半導
体装置において、ソース及びドレイン電極構造を改良し
、相互コンダクタンスが大きく、ドレインコンダクタン
スの小さい高性能の半導体装置を提供するものである。
体装置において、ソース及びドレイン電極構造を改良し
、相互コンダクタンスが大きく、ドレインコンダクタン
スの小さい高性能の半導体装置を提供するものである。
本発明は、高純度あ名いはＰ型の第１の半導体層とそれ
より電子親和力の小さい第２の半導体層と、両生導体層
間のへテロ界面に形成される電子チャネルのキャリア数
を制御するゲート電極と、該ゲート電極をはさんでソー
ス電極とドレイン電極とが設けられた電界効果型の半導
体装置において、ソース及びドレイン電極を第２の半導
体表面から第１の半導体内に８００λから８００λの深
さまでを合金層として形成したことを特徴とする半導体
装置である。
より電子親和力の小さい第２の半導体層と、両生導体層
間のへテロ界面に形成される電子チャネルのキャリア数
を制御するゲート電極と、該ゲート電極をはさんでソー
ス電極とドレイン電極とが設けられた電界効果型の半導
体装置において、ソース及びドレイン電極を第２の半導
体表面から第１の半導体内に８００λから８００λの深
さまでを合金層として形成したことを特徴とする半導体
装置である。
本発明の効果を明らかにするために半絶縁性ＧａＡｓ基
板上にＭＢＥ法忙て第１の半導体層としてキャリア密度
的Ｉ Ｘ Ｉ Ｑ”ａｍ−３、厚さｌ ｐｍのＰ−Ｇａ
Ａｓ層を成長し、さらに第２の半導体層としてドナー不
純物密度１．５ＸｌＯｅｌｌ、厚さ５００λのｎ −Ａ
Ｉ ＬＩ Ｇａ ＊、ｔ Ａｓ層を成長させたウェハを
用い、ゲート長０．５μ畑、ゲ−）幅２００μｍ、ソー
ス・ドレイン間隔１．５μ惰の電界効果トランジスタを
製作した。ゲート電極はＡ１で形成し、ソース及びドレ
イン電極はＡｕ−Ｇｅ及びその上ＫＮｉを蒸着し、その
厚さ並びに熱処理工程を制御してＧａＡｓ層中への合金
層厚を制御して形成した。合金層の厚さは上記工程で製
作した電界効果トランジスタをへき関し、その断面を走
査型電子顕微鏡によシ測定した。第２図は製作した電界
効果トランジスタの相互コンダクタンスとへテロ界面か
らのＧａＡｓ層中への合金層の深さとの関係図である。
板上にＭＢＥ法忙て第１の半導体層としてキャリア密度
的Ｉ Ｘ Ｉ Ｑ”ａｍ−３、厚さｌ ｐｍのＰ−Ｇａ
Ａｓ層を成長し、さらに第２の半導体層としてドナー不
純物密度１．５ＸｌＯｅｌｌ、厚さ５００λのｎ −Ａ
Ｉ ＬＩ Ｇａ ＊、ｔ Ａｓ層を成長させたウェハを
用い、ゲート長０．５μ畑、ゲ−）幅２００μｍ、ソー
ス・ドレイン間隔１．５μ惰の電界効果トランジスタを
製作した。ゲート電極はＡ１で形成し、ソース及びドレ
イン電極はＡｕ−Ｇｅ及びその上ＫＮｉを蒸着し、その
厚さ並びに熱処理工程を制御してＧａＡｓ層中への合金
層厚を制御して形成した。合金層の厚さは上記工程で製
作した電界効果トランジスタをへき関し、その断面を走
査型電子顕微鏡によシ測定した。第２図は製作した電界
効果トランジスタの相互コンダクタンスとへテロ界面か
らのＧａＡｓ層中への合金層の深さとの関係図である。
合金層かへテロ界面から浅い場合（〈８００Ｘ）相互コ
ンダクタンスは小さく、ソース電極の接触抵抗が大きい
ことを示している。合金層が深く（≧ａｏｏＸ）なると
、相互コンダクタンスは２００ ｍｓ／Ｗに飽和し合金
層深さによる接触抵抗は小さく一定となる。また第８図
は上記工程で製作した電界効果トランジスタの電流飽和
領域のドレインコンダクタンスとへテロ界面カラＧａＡ
ｓ層への合金層深さとの関係図である。第８図に示すよ
うに合金深さが深くなると接触抵抗は小さく一定になる
にもかかわらすドレインコンダクタンスはさらに増加し
ている。これは電子かへテロ界面の高い移動度をもつ電
子チャネルだけでなく ＧａＡｓ層にも流れていること
を示しており、これが素子特性に悪影響を及ぼす。以上
のことから合金層厚さとして、３００スから８００Ｘが
高性能な電界効果トランジスタを実現する上で必要であ
ることが明らかになった。
ンダクタンスは小さく、ソース電極の接触抵抗が大きい
ことを示している。合金層が深く（≧ａｏｏＸ）なると
、相互コンダクタンスは２００ ｍｓ／Ｗに飽和し合金
層深さによる接触抵抗は小さく一定となる。また第８図
は上記工程で製作した電界効果トランジスタの電流飽和
領域のドレインコンダクタンスとへテロ界面カラＧａＡ
ｓ層への合金層深さとの関係図である。第８図に示すよ
うに合金深さが深くなると接触抵抗は小さく一定になる
にもかかわらすドレインコンダクタンスはさらに増加し
ている。これは電子かへテロ界面の高い移動度をもつ電
子チャネルだけでなく ＧａＡｓ層にも流れていること
を示しており、これが素子特性に悪影響を及ぼす。以上
のことから合金層厚さとして、３００スから８００Ｘが
高性能な電界効果トランジスタを実現する上で必要であ
ることが明らかになった。
以下本発明の実施例について詳１ＭＫ説明する。
第１図と同様に半絶縁性ＧａＡｓ基板上に、ＭＢＥ法に
て第１の半導体層としてキャリア密度的ｌＸｌ０”信４
、厚さＩ ＢｍのＰ−一自Ｍ層を成長し、さらに第２層
の半導体層としてはオーム性電極を形成しゃすくするた
めに第１図のｎ −Ａｌ ｍ、３Ｇａ ｅ、ｙ Ａｓ単
層に代えて、第１の半導体層であるＧａＡｓ層の界面か
ら、厚さ１００Ａのｎ型ＡＩ Ｏ９） Ｇａ Ｏ１＋
Ａｓ層、厚さ２００ＡでＡｌＡｓのモル比が０．３から
０へと変化しているｎ ５Ａ］ｘＧａｌ−ｘＭ層、およ
び厚さ１５０Ｘのｎ型ＧａＡｓ層を順次成長させたウェ
ハーを用い低雑音電界効果トランジスタを製作した。な
おｎ型層のドナー密度は１．５ｘ１０＋５１−３である
。素子は＠１図と同様にゲート長０５μｍゲート幅２０
０μｍのＡＩ電極及び本発明による合金層厚さ７００Ａ
をもつオーミック電極さらに信頼性向上のため表面をＣ
ＶＤ ５ｉＯｚでパッシベーション（表面安定化）処理
を施こした構造をとっている。
て第１の半導体層としてキャリア密度的ｌＸｌ０”信４
、厚さＩ ＢｍのＰ−一自Ｍ層を成長し、さらに第２層
の半導体層としてはオーム性電極を形成しゃすくするた
めに第１図のｎ −Ａｌ ｍ、３Ｇａ ｅ、ｙ Ａｓ単
層に代えて、第１の半導体層であるＧａＡｓ層の界面か
ら、厚さ１００Ａのｎ型ＡＩ Ｏ９） Ｇａ Ｏ１＋
Ａｓ層、厚さ２００ＡでＡｌＡｓのモル比が０．３から
０へと変化しているｎ ５Ａ］ｘＧａｌ−ｘＭ層、およ
び厚さ１５０Ｘのｎ型ＧａＡｓ層を順次成長させたウェ
ハーを用い低雑音電界効果トランジスタを製作した。な
おｎ型層のドナー密度は１．５ｘ１０＋５１−３である
。素子は＠１図と同様にゲート長０５μｍゲート幅２０
０μｍのＡＩ電極及び本発明による合金層厚さ７００Ａ
をもつオーミック電極さらに信頼性向上のため表面をＣ
ＶＤ ５ｉＯｚでパッシベーション（表面安定化）処理
を施こした構造をとっている。
この低雑音電界効果トランジスタの特性は、ドレノン［
１１０−での相互コングクタンスｇｍ２２５ｔｎｓ／麿
、トレインコンダクタンスｇｄ １２．５ ｍｓ／ｍ
でアリ、１２ＧＨｚ室温における最小雑音指数は１．２
ｄＢ、利得１１ｄＢと高性能を示した。
１１０−での相互コングクタンスｇｍ２２５ｔｎｓ／麿
、トレインコンダクタンスｇｄ １２．５ ｍｓ／ｍ
でアリ、１２ＧＨｚ室温における最小雑音指数は１．２
ｄＢ、利得１１ｄＢと高性能を示した。
〔実施例２〕
ｎ型層のドナー密度２ Ｘ １０”３−’で、実施例１
と同様に表面側でｎ型ＧａＡｓとなっているウェハーを
用い、該ｎ−ＧａＡｓ層上にゲート電極がＰ＋−ＧａＡ
ｓ層の薄層を介して形成された、Ｐ＋−ｎ接合型のグー
）を有する０、５μｍゲートの電界効果トランジスタを
形成した。このとき、ソース、ドレイン電極の合金層の
深さは、ペテロ界面から５００ｘであった。
と同様に表面側でｎ型ＧａＡｓとなっているウェハーを
用い、該ｎ−ＧａＡｓ層上にゲート電極がＰ＋−ＧａＡ
ｓ層の薄層を介して形成された、Ｐ＋−ｎ接合型のグー
）を有する０、５μｍゲートの電界効果トランジスタを
形成した。このとき、ソース、ドレイン電極の合金層の
深さは、ペテロ界面から５００ｘであった。
本例においても１２ＧＨｚ、室温において、最小雑音指
数１．２ ｄＢ、利得１１．７ ｄＢと高性能が得られ
た。
数１．２ ｄＢ、利得１１．７ ｄＢと高性能が得られ
た。
以上のように本発明によれば、合金層の深さを制御する
ことによりソース抵抗が低減でき、高い相互コンダクタ
ンスと比較的小さいドレインコンダクタンスとを有する
高性能なＩＣ及び超低雑音素子を得ることができる効果
を有するものである。
ことによりソース抵抗が低減でき、高い相互コンダクタ
ンスと比較的小さいドレインコンダクタンスとを有する
高性能なＩＣ及び超低雑音素子を得ることができる効果
を有するものである。
第１図は電子親和力の異なるペテロ接合を用いた電界効
果型半導体装置の基本構造を示す断面図、第２図はトラ
ンジスタの相互コンダクタンスと合金層の深さとの関係
を示す図、第３図は電流飽和領域でのドレインコンダク
タンスと合金層深さとの関係を示す図である。 １１は高抵抗基板、１２は第１の半導体層、１８は第２
の半導体層、１４はゲート電極、１５はソース電極、１
６はドレイン電極、１７は電子チャネルである。 特許出願人 日本電気株式会社 代理人 弁理士 内 原 晋 第１図 合金層５朶さＣＡ）
果型半導体装置の基本構造を示す断面図、第２図はトラ
ンジスタの相互コンダクタンスと合金層の深さとの関係
を示す図、第３図は電流飽和領域でのドレインコンダク
タンスと合金層深さとの関係を示す図である。 １１は高抵抗基板、１２は第１の半導体層、１８は第２
の半導体層、１４はゲート電極、１５はソース電極、１
６はドレイン電極、１７は電子チャネルである。 特許出願人 日本電気株式会社 代理人 弁理士 内 原 晋 第１図 合金層５朶さＣＡ）
Claims (1)
- （１）高純度あるいはＰ型の第１の半導体層と、それよ
シミ子親和力の小さい第２の半導体層と、両生導体層間
のへテロ界面に形成される電子チャネルのキャリア数を
制御するゲート電極と、該ゲート電極をはさんでソース
電極と、ドレイン電極とが設けられた電界効果型の半導
体装置であって、前記ソース、ドレインオーミック電極
を第２の半導体層表面から第１の半導体層内にａｏｏＡ
から８００λの深さまでを合金層として形成したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016784A JPS60254669A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016784A JPS60254669A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254669A true JPS60254669A (ja) | 1985-12-16 |
Family
ID=14528746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11016784A Pending JPS60254669A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108075036A (zh) * | 2016-11-18 | 2018-05-25 | 旭化成微电子株式会社 | 霍尔元件以及霍尔元件的制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180186A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Semiconductor device and manufacturing method therefor |
| JPS57193068A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
-
1984
- 1984-05-30 JP JP11016784A patent/JPS60254669A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180186A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Semiconductor device and manufacturing method therefor |
| JPS57193068A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108075036A (zh) * | 2016-11-18 | 2018-05-25 | 旭化成微电子株式会社 | 霍尔元件以及霍尔元件的制造方法 |
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