JPS60254649A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS60254649A
JPS60254649A JP59110157A JP11015784A JPS60254649A JP S60254649 A JPS60254649 A JP S60254649A JP 59110157 A JP59110157 A JP 59110157A JP 11015784 A JP11015784 A JP 11015784A JP S60254649 A JPS60254649 A JP S60254649A
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JP
Japan
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wiring
bonding
vcc
gnd
pad
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JP59110157A
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Koji Eguchi
江口　宏次
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体集積回路装置に関し、特にボンディング
ワイヤーによシボンディングパッド間の電気的内部配線
を含むパターンレアウトをした半導体集積回路装置に関
する。
（従来技術） 従来、半導体集積回路装置のパターンレアウトはチップ
内に目的とする回路機能の全てを閉じた状態でレアウト
しなければならなかった。即ち、例えばＧＮＤ電源配線
は、チップ上にそれぞれ分離して配置された回路ブロッ
ク群のＧＮＤ端子について全部に渡シ、接続配線しなけ
ればならない。
ところで近年、特に半導体記憶回路装置のパターンレア
ウトに見られるように記憶素子群以外のいわゆる周辺回
路ブロックがチップの互いに向い合った２辺部にのみ配
置された場合、他の２辺部でのＧＮＤ電源配線は単に、
互いに分離して配置された周辺回路ブロック間のＧＮＤ
電源線接続用のみとして機能している。このことはＧＮ
Ｄ電源配線のみならずＶｃｃ電源配線でも同様である。
電源配線のパターンレイアウトは特に回路特性のみなら
ず機能遂行の有無にも大きく影智を与えることから、配
線抵抗に対する考慮が十分に成されていなければならな
い。一般的にその配線幅は、３０μｍ前稜となっている
。従って回路ブロックの配置されていない前記電源配線
領域においては、特にレイアウト面積が、その配線幅で
制約されるという欠点があった。
この欠点はチップ面積の制約にも直接関係するもので、
特に近年の半導体記憶装置装置尋においては、記憶容量
の増大に伴って前記欠点がよシ表面化してきている。
第１図は従来から実施されているパターンレイアウトと
パッケージ上でのボンディング後の半導体集積回路の斜
視図である。なお第１図では、わかシ易くするため、ｖ
ＣＣ及びＧＮＤＮ重両配線に関するレイアウト及びボン
ディングのみを図示しである。第１図において、互いに
向い合った２辺に配置されたＶｃｃ電源用パ、ド１とＧ
ＮＤ電源用パッド２は、それぞれ沖」一方向に配置され
たパッケージのＶｃｃ端子用ステッチ３及びＧＮＤ端子
用ステッチ４ヘボンディングワイヤーによって接続され
ている。
チップ上にレイアウトされた回路機能ブロックはＧＮＤ
バッド側ブロック５．６とｖＣＣパッド側ブロック７．
８とにそれぞれ分離して配置されている。又、ｖＣＣ配
線９及びＧＮＤ配＃１０は前記回路機能プＥｌｌ１５＋
り５．６．７．８にそれぞれ供給するために、チップの
全周に渡って３０μｍの配線幅で配線されている。この
ようにチップ上の電源配線を全周に渡ってレイアウトす
ることによって回路ブロックが配置されていない側の２
辺部では、互いに分離して配置された周辺回路ブロック
の電源線接続用のみの意味合いが強くなっている。又、
前記領域での電源配線幅は配線抵抗の考慮から一概に狭
くすることは出来ない。従って前記したようにレイアウ
ト面積の増大をまぬがれることが出来なくなシ、特に前
記したように、回路ブロックが配置されていない前記電
源配線領域においては、特にレアウト面積がその配線幅
で制約されるという欠点があった。
（発明の目的） 本発明の目的紘、前記欠点を緩和するか、更には除去し
、回路機能及び特性を確保し、チップ面積の効果的利用
をはかると共に、特に半導体記憶装置の記憶容量の増大
にも対応できるパターンレイアウトを施した半導体集積
回路装置を提供することにある。
（発明の構成） 本発明の半導体集積回路装置は、ボンディングバット間
に内部配線を必要とする半導体集積回路の複数個のポン
ディングパッド間をボンディングワイヤーで電気的に接
続することによ多構成される。
（実施例） 以下、本発明の実施例について、図面を参照して説明す
る。
第２図は本発明の一実施例のパターンレイアウトとパッ
ケージ上でのボンディング状況を示す斜視図である。な
お第２図においても、従来例の第１図と同様Ｖｃｃ及び
ＧＮＤＮ重両配線に関するレイアウト及びボンディング
のみを図示している。
第２図に示すように、Ｖｃｃ電源用パッド１１及びＧＮ
Ｄ電源用パッド１２は従来例同様同一方向に配置された
パッケージのＶｃｃ端子用ステッチ１３及びＧＮＤ端子
用ステッチ１４ヘボンディングワイヤーによって接続さ
れている。又、回路機能ブロック１５，１６，１７．１
８も従来例同様ＧＮＤパッド側及びＶｃｃパッド側のみ
に配置されている。
次に、チップ上のＶｃｃ配線１９及びＧＮＤ配線２０は
従来例とは違い、チップの全周を配線せず回路機能ブロ
ックのある２辺側のみに行い、更に両辺のみに配線した
Ｖｃｃ配ｆ５！１９及びＧＮＤ配線２０の一端に、それ
ぞれＶｃｃ配線用ポンディングパッド２１及びＧＮＤ配
線用ボンディングバット２２を設ける。最稜にパッケー
ジ上において、Ｖｃｃ及びＧＮＤ配線用ポンディングパ
ッド２１及び２２同志をボンディングワイヤーでボンデ
ィングすることによシ本実施例は完成する。
以上説明したように、本実施例によれは、回路機能ブロ
ックのないチップ領域はボンティングワイヤーでバイパ
スすることによシ、チップ面積の縮小化が計れるばかシ
でなく、更に従来よシ配線抵抗が小さくでき特性向上に
も効果がある。
すなわち図示のように回路機能ブロックのないチップ領
域のポンディングパッド間の内部配線を省略しボンデイ
ン少ワイヤーで接続することによシチップ面積の有効利
用ができる。またＶｃｃ配線。
ＧＮＤ配線も通常の配線幅で形成し配線面積の縮小化を
はかシ、配線抵抗が小さく、電流容量を必要とするポン
ディングパッド間をボンティングワイヤーで接続するこ
とによシ目的を達成することができる。
なおボンティングワイヤーの接続位置にボンディングワ
イヤー接続用のボンティングパッドを設けておけば、よ
シ容易に接続ができる。
なお、本実施例ではボンディングワイヤーによるバイパ
スをＶｃｃ及びＧＮＤの両電源について行なったが、ど
ちらか一方だけでも効果があることは勿論である。
又、本発明を半導体記憶回路装置Ｋ適用すると特に効果
的である。
（発明の効果） 以上説明したとおシ、本発明によれば、回路機能及び特
性を確保し、チップ面積の効果的利用をすることが可能
で特に半導体記憶装置の記憶容量の増大に対応できるパ
ターンレイアウトを持った半導体集積回路装置が得られ
る。
【図面の簡単な説明】
第１図は従来の半導体集積回路装置のパターンレイアウ
トとパッケージ上でのボンディング状況を示す斜視図、
第２図は本発明の一実施例のパターンレイアウトとパッ
ケージ上でのボンディング状況を示す斜視図である。 １．１１・・・・・・Ｖｃｃ電源用ポンディングパッド
、２．１２・・・・・・ＧＮＤ電源用ポンディングパッ
ド、３．１３・・・・・・Ｖｃｃ電源用ステッチ、４．
１４・・・・・・ＧＮＤ電源用ステッチ、５，６，７，
８，１５，１６゜１７．１８・・・・・・回路機能ブロ
ック、９．１９・・川・Ｖｃｃ配線、１０．２０・・・
・ＧＮＤ配糾、２１・・・・・・Ｖｃｃバイパス用ポン
ディングパッド、２２・・・山ＧＮＤバイハス用ポンデ
ィングパッド。 茶　１　図 某　２　図

Claims (3)

    【特許請求の範囲】
  1. （１）　ボンディングバット間に内部配線を必要とする
    半導体集積回路の複数個のポンディングパッド間をボン
    ディングワイヤーで電気的に接続することを特徴とする
    半導体集積回路装置。
  2. （２）ボンディングワイヤーで相互に電気的に接続され
    た複数個のポンディングパッド間は内部配線が省略され
    ていることを特徴とする特許請求の範囲第（１）項記載
    の半導体集積回路装置。
  3. （３）　ボンディングワイヤで相互に接続されているボ
    ンディングパットに接続されている配線は電源供給用配
    線であることを特徴とする特許請求の範囲第（１）項又
    祉第（２）項記載の半導体集積回路装置。
JP59110157A 1984-05-30 1984-05-30 半導体集積回路装置 Pending JPS60254649A (ja)

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