JPS60254329A - 情報処理装置のプロテクシヨン方式 - Google Patents

情報処理装置のプロテクシヨン方式

Info

Publication number
JPS60254329A
JPS60254329A JP59111373A JP11137384A JPS60254329A JP S60254329 A JPS60254329 A JP S60254329A JP 59111373 A JP59111373 A JP 59111373A JP 11137384 A JP11137384 A JP 11137384A JP S60254329 A JPS60254329 A JP S60254329A
Authority
JP
Japan
Prior art keywords
information processing
protection mechanism
detection means
protection
processing device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59111373A
Other languages
English (en)
Inventor
Hideyuki Saso
秀幸 佐相
Nobuyoshi Sato
信義 佐藤
Mitsuo Sakurai
桜井 三男
Masahiro Hitomi
政弘 一見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59111373A priority Critical patent/JPS60254329A/ja
Publication of JPS60254329A publication Critical patent/JPS60254329A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)発明の技術分野 本発明は情報処理装置のプロテクション方式に係り、特
にプロテクション機構の働き具合を改善した情報処理装
置のプロテクション方式に関する。
〜 (+7)技術ψ背景 情報処理装置の多くはプロテクション機構を備えたもの
となって来ている。このプロテクション機構はプログラ
ム上の誤ったアクセスの検出を図ってプログラムの正常
な処理進行を達成しようとする゛ものである。
このようなプロテクション機構の働きを一時的に無効に
して装置の処理を進行させたい場合があり、従来におい
てもこの種の手段も実用に供されているが、かなり制約
された条件の下、即ちオペレータが所定の操作を行なっ
た上でしか実現できないので、そのような面倒な操作を
経ずしてプロテクション機構を有効にしたり無効にした
りすることのできる技術手段の開発が要望されていた。
(ハ)従来技術と問題点 従来におけるこの種の技術の1つとして、情報処理装置
のサービスプロセッサにプロテクション機構の、有効化
無効化手段を設けているものがある。
このような構成の下においてプロテクション機構の無効
を生じさせる技法はサービスプロセッサを使用するオペ
レータの責任で操作パネルのキーを操作してプロテクシ
ョン機構を無効にしそして有効にするか、或いはプロテ
クション機構のハードウェアにサービスプロセッサモー
ドの条件を入れる等の手段を採る如きものであった。従
って、操作性に劣ったり、ハードウェア量の増大を来す
などの欠点が上述技法には存在する。
又、他の技法としての領域(主記憶、仮想記憶)アクセ
スのプロテクション機構では、その領域の予め決められ
た単位領域毎にキーが割り当てられており、そのキーと
現在のプロセッサの状態(例えば、PSWにあるキー)
との比較でプロテクションを行なうようになっている。
この方式では、割込みによるpsw入れ替え時に主記憶
の割込みベクトル域に書き込む制御のハードウェア量が
増大したり、機械語、(マクロ命令)実行時に、プロテ
クションがかかっているため主記憶をハードウェアの作
業域として使用できないという不具合がある。
仁)発明の目的 本発明は上述したような技術的課題に鑑みて為されたも
ので、その目的はプロテクション機構の一時的な無効化
を生ぜしめて上述のような不具合を一掃せんとする情報
処理装置のプロテクション方式を提供することにある。
(劫発明の構成 そして、その目的達成のため、本発明方式はプロテクシ
ョン機構を有する情報処理装置において、前記プロテク
ション機構の有効化条件及び無病化条件を検出する検出
手段を備え、該検出手段の出力に応答して前記プロテク
ション機構の一時的な無効を生せしめるようにしたもの
である。
(−・)発明の実施例 以下、添付図面を参照しながら本発明の詳細な説明する
第1図は本発明の2つの実施例の説明に用いる機能ブロ
ック図である。この図において、1は情報処理装置の主
記憶領域(MS)であり、その任意の記憶領域(図中の
斜線部)のプロテクションを行ないたい場合にはプログ
ラムによりその記憶領域に割り当てられた固有のキーB
がキーレジスタ2にセントされるようになっている。3
はプログラムステータスワード(PSW)レジスタで、
そこにセントされるPSWにはMSIにアクセスしたい
記憶領域のためのキーAが含まれている。
4は比較器で、その一方の入力にはPSWレジスタ3の
キ一部3A(キーA)が接続されており、他方の入力に
はキーレジスタ2が接続されている。
一方の入力を比較器4の出力(この出力にはA〉Bのと
き高レベルの信号が現れる。)に接続しているアンドゲ
ート5の他方の入力には、後述するようにして有効化条
件及び無効化条件を検出する検出手段6の出力が接続さ
れている。
その検出手段6の1つの技法としては、第2図に示され
るように、サービスプロセッサを備える情報処理装置に
おいて、その装置の制御モードが通常モードからサービ
スプロセッサモードに切り替わるときに(第2図のステ
ップS1のY)、そのことに応答する検出手段6が高レ
ベルの出力を低レベルの出力に切り替えてアンドゲート
5のゲート機能を喪失せしめる、即ちプロテクション機
構を無効にする(第2図のステップS2)。
そして、サービスプロセッサの機能動作が生ぜしめられ
(第2図のステップS3)、この動作が終了するとき(
第2図のステップS4のY)、そのことに応答する検出
手段6がそれまで低レベルにあった出力を高レベルに切
り替えてアンドゲート5のゲート機能を回復せしめる、
即ちプロテクション機構を有効にする(第2図のステッ
プS5)。
上述のところから明らかなように、プロテクション機構
の無効化、有効化には、オペレータの介入は一切必要で
なくなるし、ハードウェア量の増大を生ぜしめてしまう
こともない。
上述検出手段6の他の技法としては、マイクロプログラ
ムによる機械語命令のエミュレーション時に、主記憶領
域MSの任意の記憶領域をワーク領域としてアクセスし
たいとき、そのアクセスに先立って、ファームウェア(
マイクロプログラム群)を含むハードウェアにある検出
手段6がアクセスを検出して出力レベルを高レベルから
低レベルに切り替える、即ちプロテクション機構を無効
にする(第3図のステップ510)。こうして、MSの
オペレーティングシステムには影響を及ぼさず、ワーク
域として使える領域をワーク域として解放することがで
きる(第3図のステップ511)。これにより、処理速
度の向上、ハードウェア的有利性の獲得等による処理性
能の向上が期待できる。
上述のようにワーク域として解放される記憶域はアーキ
テクチャ上リードのみ許される領域とされるため、その
領域の内容を所定の格納部に退避させ、ワーク域として
の使用終了時に退避させた内容をワーク域として使用さ
れた元の記憶領域に復元させる。これにより、ソフトウ
ェアからのアクセスつまり機械語の実行前後ではそのリ
ード域には何も起こらなかった、換言すれば、リード域
の内容はそのままである如くソフトウェアには見させて
おくことができる。
そして、このような処理がなされつつ上述の如くワーク
域へのアクセスが終了し、アーキテクチャ上の資源への
アクセス権がソフトウェアからのアクセスであることを
検出手段6が検出するとき、それまで低レベルにあった
出力を高レベルに切り替えるからアンドゲート5のゲー
ト機能は回復せしめられる、即ちプロテクション機構は
有効に作用し得るようになる(第3図のステップ512
)。
(ト)発明の効果 以上述べたように、本発明によれば、 ■プロテクション機構の有効化、無効化にオペレータの
介入を要さず、 ■又ハードウェアの増量ともならず、 ■アーキテクチャ上゛リードのみの領域をワーク域とし
て使用することを可能にして処理性能の向上が図れる、
等の効果が得られる。
【図面の簡単な説明】 第1図は本発明の2つの実施例の説明に用いる機能ブロ
ック図、第2図は本発明の1つの実施例の説明に用いる
フローチャート、第3図は本発明のもう1つの実施例の
説明に用いるフローチャートである。 図中、1は情報処理装置の仮想空間記憶領域、2はキー
レジスタ、3はプログラムステータスワードレジスタ、
4は比較器、5はアンドゲート、6は検出手段である。

Claims (1)

  1. 【特許請求の範囲】 Tl) プロテクション機構を有する情報処理装置にお
    い・て、前記プロテクション機構の有効化条件及び無効
    化条件を検出する検出手段の出力に応答して前記プロテ
    クション機構の一時的な無効を生ぜしめるようにしたこ
    とを特徴とする情報処理装置のプロテクション方式。 (2) 前記検出手段は前記情報処理装置のモード検出
    手段がその通常モードからサービスプロセッサモードへ
    の切替えを検出するとき前記プロテクション機構を無効
    にし、サービスプロセッサモードから通常モードへの切
    替えを検出するとき前記プロテクション機構を有効にす
    るようにしたことを特徴とする特許請求の範囲第1項記
    載の情報処理装置のプロテクション方式。 (3) 前記検出手段は前記情報処理装置のアクセス検
    出手段がソフトウェアによる装置資源へのアクセスを検
    出するとき前記プロテクション機構を有効にし、ハード
    ウェアによる装置資源へのアクセスを検出するとき前記
    プロテクション機構を無効にするようにしたことを特徴
    とする特許請求の範囲第1項記載の情報処理装置のプロ
    テクション方式。
JP59111373A 1984-05-31 1984-05-31 情報処理装置のプロテクシヨン方式 Pending JPS60254329A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59111373A JPS60254329A (ja) 1984-05-31 1984-05-31 情報処理装置のプロテクシヨン方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59111373A JPS60254329A (ja) 1984-05-31 1984-05-31 情報処理装置のプロテクシヨン方式

Publications (1)

Publication Number Publication Date
JPS60254329A true JPS60254329A (ja) 1985-12-16

Family

ID=14559544

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59111373A Pending JPS60254329A (ja) 1984-05-31 1984-05-31 情報処理装置のプロテクシヨン方式

Country Status (1)

Country Link
JP (1) JPS60254329A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4829327A (ja) * 1971-07-26 1973-04-18
JPS4978444A (ja) * 1972-11-29 1974-07-29
JPS5160421A (ja) * 1974-11-25 1976-05-26 Hitachi Ltd

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4829327A (ja) * 1971-07-26 1973-04-18
JPS4978444A (ja) * 1972-11-29 1974-07-29
JPS5160421A (ja) * 1974-11-25 1976-05-26 Hitachi Ltd

Similar Documents

Publication Publication Date Title
US4347565A (en) Address control system for software simulation
US11436155B2 (en) Method and apparatus for enhancing isolation of user space from kernel space
US5386565A (en) Method and system for controlling/monitoring computer system having plural operating systems to run thereon
JPH06168146A (ja) 仮想計算機方式
JP2730896B2 (ja) データ処理装置
CA1202425A (en) Multiprocessor system including firmware
JPH0458056B2 (ja)
JPH03156542A (ja) アドレス変換装置及びそのためのアドレス情報の管理方法
JPH0810437B2 (ja) 仮想計算機システムのゲスト実行制御方式
JP2523653B2 (ja) 仮想計算機システム
JPS61156445A (ja) Tlbパ−ジ制御方式
JPS599937B2 (ja) 情報処理装置
JPS60254329A (ja) 情報処理装置のプロテクシヨン方式
US5813039A (en) Guest execution control system, method and computer process for a virtual machine system
JPH05165663A (ja) データ処理装置
JP2504191B2 (ja) マイクロプロセッサ
JPH041373B2 (ja)
JP2786215B2 (ja) 再開処理制御方式
JPH0412861B2 (ja)
Cook The cost of using the CAP computer's protection facilities
JPH0211932B2 (ja)
JPS6139135A (ja) 仮想計算機システムにおけるインタバル・タイマ割り込み制御装置
JPH0766352B2 (ja) 仮想計算機システム
JPH03228151A (ja) キャッシュメモリの無効化制御装置
JPH02165240A (ja) マルチプロセッサのデバッグ方式