JPH0211932B2 - - Google Patents
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- JPH0211932B2 JPH0211932B2 JP58102265A JP10226583A JPH0211932B2 JP H0211932 B2 JPH0211932 B2 JP H0211932B2 JP 58102265 A JP58102265 A JP 58102265A JP 10226583 A JP10226583 A JP 10226583A JP H0211932 B2 JPH0211932 B2 JP H0211932B2
- Authority
- JP
- Japan
- Prior art keywords
- tlb
- purge
- valid bits
- microprogram
- valid
- Prior art date
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- Expired - Lifetime
Links
- 238000010926 purge Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 8
- 238000011084 recovery Methods 0.000 claims description 6
- 230000007257 malfunction Effects 0.000 claims description 4
- 101001138022 Homo sapiens La-related protein 1 Proteins 0.000 description 4
- 102100020859 La-related protein 1 Human genes 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はTLB（トランスレーシヨン・ルツクア
サイド・バツフア）の動作系と予備系の２系統の
バリツドビツトを切換えてTLBパージを行なう
TLB回路において、TLBパージの制御回路に故
障が発生し無効化データ抜けが起つても直ちに
TLBパージ機能を回復できるようにしたTLBパ
ージリカバリ方式に関するものである。
サイド・バツフア）の動作系と予備系の２系統の
バリツドビツトを切換えてTLBパージを行なう
TLB回路において、TLBパージの制御回路に故
障が発生し無効化データ抜けが起つても直ちに
TLBパージ機能を回復できるようにしたTLBパ
ージリカバリ方式に関するものである。
(2) 従来技術と問題点
従来、利用者のプログラムを格納する仮想記憶
部と、実記憶部との間に、所要のデータにつきア
ドレス間の変換を行なうTLB（トランスレーシヨ
ン・ルツクアサイド・バツフア）が多用されてい
る。
部と、実記憶部との間に、所要のデータにつきア
ドレス間の変換を行なうTLB（トランスレーシヨ
ン・ルツクアサイド・バツフア）が多用されてい
る。
このTLBではエントリの有効性を示すバリツ
ドビツトを動作系と予備系の２系統を有し、両系
統の相互の切換えにより何れかの系統を無効化す
るTLBパージを行なつているものがある。
ドビツトを動作系と予備系の２系統を有し、両系
統の相互の切換えにより何れかの系統を無効化す
るTLBパージを行なつているものがある。
すなわち、実施例で詳述するように、TLBパ
ージの高速化のため、TLBエントリの内容の有
効性を示すバリツドビツトを各エントリに対して
２ビツトずつもち、常にその内一方だけを動作系
としてTLB登録、アドレス変換で使用し他方は
予備系としておく。
ージの高速化のため、TLBエントリの内容の有
効性を示すバリツドビツトを各エントリに対して
２ビツトずつもち、常にその内一方だけを動作系
としてTLB登録、アドレス変換で使用し他方は
予備系としておく。
TLB全パージ指示が出されたとき、それまで
の動作系と予備系との切換えを行ない、１サイク
ルで全パージを終了させる。
の動作系と予備系との切換えを行ない、１サイク
ルで全パージを終了させる。
その後、切換えによつて予備系となつたバリツ
ドビツトに対しては、ハードウエアのパージ
TLBカウンタ回路により全エントリをサーチし
て無効化を行なう。この無効化は、命令の実行、
すなわち動作系を使用してのTLB登録、アドレ
ス変換と並行して行なわれ、かつ予備系に対して
のみ無効データの書込みが行なわれ、動作系には
何ら影響を与えない。
ドビツトに対しては、ハードウエアのパージ
TLBカウンタ回路により全エントリをサーチし
て無効化を行なう。この無効化は、命令の実行、
すなわち動作系を使用してのTLB登録、アドレ
ス変換と並行して行なわれ、かつ予備系に対して
のみ無効データの書込みが行なわれ、動作系には
何ら影響を与えない。
このようなTLBパージを行なうTLB回路にお
いて、もし予備系無効化のためのパージTLBカ
ウンタ回路に故障が発生し、予備系の無効化デー
タに抜けができたりした場合、次回のTLB全パ
ー指示によつて再び動作系と予備系の切換えが行
なわれると、無効化データ抜けのエントリを参照
したとき、データ（アドレス）化けを生じ誤動作
を起すおそれがある。
いて、もし予備系無効化のためのパージTLBカ
ウンタ回路に故障が発生し、予備系の無効化デー
タに抜けができたりした場合、次回のTLB全パ
ー指示によつて再び動作系と予備系の切換えが行
なわれると、無効化データ抜けのエントリを参照
したとき、データ（アドレス）化けを生じ誤動作
を起すおそれがある。
(3) 発明の目的
本発明の目的はTLBの動作系と予備系の２系
統のバリツドビツトを切換えて、TLBパージを
行なうTLB回路において、TLBパージの制御回
路に故障が発生し無効化データ抜けが起つても直
ちにTLBパージ機能を回復できるようにした
TLBパージリカバリ方式を提供することである。
統のバリツドビツトを切換えて、TLBパージを
行なうTLB回路において、TLBパージの制御回
路に故障が発生し無効化データ抜けが起つても直
ちにTLBパージ機能を回復できるようにした
TLBパージリカバリ方式を提供することである。
(4) 発明の構成
前記目的を達成するため、本発明のTLBパー
ジリカバリ方式はTLB（トランスレーシヨン・ル
ツクアサイド・バツフア）のエントリの有効性を
示すバリツドビツトを動作系と予備系の２系統を
有し、両系統の相互の切換えにより予備系となつ
た系統を無効化してTLBパージを行なうTLB回
路において、マイクロプログラムによつて各
TLBエントリの動作系バリツドビツトを無効化
する手段と、マイクロプログラムによつて両バリ
ツドビツトの系統の切換えを行なう手段とを設
け、TLBパージの制御回路に誤動作が検出され
たとき、マイクロプログラムへの割込みによりバ
リツドビツトの系統を切換え、全TLBエントリ
の動作系となつたバリツドビツトのみを無効化
し、その後再びバリツドビツトの系統を切換えて
当初のプログラムに復帰するように制御すること
を特徴とするものである。
ジリカバリ方式はTLB（トランスレーシヨン・ル
ツクアサイド・バツフア）のエントリの有効性を
示すバリツドビツトを動作系と予備系の２系統を
有し、両系統の相互の切換えにより予備系となつ
た系統を無効化してTLBパージを行なうTLB回
路において、マイクロプログラムによつて各
TLBエントリの動作系バリツドビツトを無効化
する手段と、マイクロプログラムによつて両バリ
ツドビツトの系統の切換えを行なう手段とを設
け、TLBパージの制御回路に誤動作が検出され
たとき、マイクロプログラムへの割込みによりバ
リツドビツトの系統を切換え、全TLBエントリ
の動作系となつたバリツドビツトのみを無効化
し、その後再びバリツドビツトの系統を切換えて
当初のプログラムに復帰するように制御すること
を特徴とするものである。
(5) 発明の実施例
本発明の原理は、パージTLBカウンタ回路の
エラー検出回路を設け、予備系の無効化中にカウ
ンタ回路でエラーを検出した場合には、一旦予備
系無効化の動作を止め、初期状態に戻し、かつマ
イクロプログラムに対し割込みを行なう。その
後、マイクロプログラムによつて、両バリツドビ
ツトの切換えを行ない、動作系の位置にきた予備
系に対しマイクロプログラムによつて全エントリ
に無効データを書込む。この無効化のために必要
な回路は、TLB登録のための回路が殆どすべて
そのまま利用でき、バリツドビツト書込みデータ
を反転させるだけでよい。また、この無効化は、
現在動作系の位置にあるバリツドビツトに対して
のみ書込みが行なわれ、予備系の位置に退避され
ている動作系バリツドビツトに対しては変化を与
えない。上記の方法により、マイクロプログラム
による全エントリの無効化が終了すれば、再度マ
イクロプログラムにより再バリツドビツトの切換
えが行なわれ、その後後続する命令の実行を再開
する。
エラー検出回路を設け、予備系の無効化中にカウ
ンタ回路でエラーを検出した場合には、一旦予備
系無効化の動作を止め、初期状態に戻し、かつマ
イクロプログラムに対し割込みを行なう。その
後、マイクロプログラムによつて、両バリツドビ
ツトの切換えを行ない、動作系の位置にきた予備
系に対しマイクロプログラムによつて全エントリ
に無効データを書込む。この無効化のために必要
な回路は、TLB登録のための回路が殆どすべて
そのまま利用でき、バリツドビツト書込みデータ
を反転させるだけでよい。また、この無効化は、
現在動作系の位置にあるバリツドビツトに対して
のみ書込みが行なわれ、予備系の位置に退避され
ている動作系バリツドビツトに対しては変化を与
えない。上記の方法により、マイクロプログラム
による全エントリの無効化が終了すれば、再度マ
イクロプログラムにより再バリツドビツトの切換
えが行なわれ、その後後続する命令の実行を再開
する。
第１図は本発明の実施例の構成説明図である。
同図において、仮想記憶部の論理アドレスレジス
タ（LAR）１に利用者が直接作成するデータの
論理アドレスを入力し、この論理アドレスで
TLB２をアクセスする。TLB２には、第２図に
示すように論理アドレスＬと対応する実アドレス
Ｒと制御信号Ｃが所要データ数だけ格納されてい
る。LAR１からの論理アドレスＬとTLB２の論
理アドレスＬとの一致を比較器４で検出し、対応
するTLB２の実アドレスＲを実アドレスレジス
タ（RAR）６に送り、LAR１の論理アドレスの
内ページ内変位に対応するデータをRAR６に送
り、結局実アドレスに対応するデータが主メモリ
MSに転送される。
同図において、仮想記憶部の論理アドレスレジス
タ（LAR）１に利用者が直接作成するデータの
論理アドレスを入力し、この論理アドレスで
TLB２をアクセスする。TLB２には、第２図に
示すように論理アドレスＬと対応する実アドレス
Ｒと制御信号Ｃが所要データ数だけ格納されてい
る。LAR１からの論理アドレスＬとTLB２の論
理アドレスＬとの一致を比較器４で検出し、対応
するTLB２の実アドレスＲを実アドレスレジス
タ（RAR）６に送り、LAR１の論理アドレスの
内ページ内変位に対応するデータをRAR６に送
り、結局実アドレスに対応するデータが主メモリ
MSに転送される。
この場合、TLBエントリの有効性を示すバリ
ツドビツトは、動作系と予備系の２系統、（V1）
３1と（V2）３2を有し、そのうちの動作系のバリ
ツドビツト出力をAND回路１１1，１１2とOR回
路１２を通してバリツド信号を出力し、この条件
下に前記比較回路４の一致信号とともAND回路
５を介しTLBビツト信号として外部に出力し使
用する。
ツドビツトは、動作系と予備系の２系統、（V1）
３1と（V2）３2を有し、そのうちの動作系のバリ
ツドビツト出力をAND回路１１1，１１2とOR回
路１２を通してバリツド信号を出力し、この条件
下に前記比較回路４の一致信号とともAND回路
５を介しTLBビツト信号として外部に出力し使
用する。
バリツドビツトの２系統（V1）３1、（V2）３2
の切換えは、パージTLB信号による反転信号を、
現在の動作系バリツドビツト指示フラグ
（CVLD）を表わすフリツプフロツプ（FF）７に
入力し、その出力と反転出力をそれぞれAND回
路１１1，１１2に入力することにより行なわれ
る。バリツドビツト系統（V1）３1、（V2）３2を
それぞれアクセスするLAR１からの論理アドレ
スを動作系に、パージTLBカウンタ（PTLBC）
９からのカウントアドレスを予備系に与えられる
ように、マルチプレクサ（MPX）１０1，１０2
を前記CVLD用FF７の出力で切換える。すなわ
ち、CVLD用FF７の出力の“１”、“０”に応じ
てMPX１０1，１０2の両アドレス入力かを
選択させる。このように両バリツドビツトの系統
が何れに切換つても動作系にLAR１の論理アド
レスが、予備系にPTLBC９のカウントアドレス
がアクセスされるようにする。そして、（V1）３
１、（V2）３3に対し、TLB登録データをそれぞれ
CVLD用FF７の出力、反転出力とともにAND回
路８1，８2を介して入力させ、動作系に対しては
登録データを、予備系に対しては常に“０”すな
わち無効化データを書込む。さらに動作系の内容
から前述のバリツド信号を読出すものである。
の切換えは、パージTLB信号による反転信号を、
現在の動作系バリツドビツト指示フラグ
（CVLD）を表わすフリツプフロツプ（FF）７に
入力し、その出力と反転出力をそれぞれAND回
路１１1，１１2に入力することにより行なわれ
る。バリツドビツト系統（V1）３1、（V2）３2を
それぞれアクセスするLAR１からの論理アドレ
スを動作系に、パージTLBカウンタ（PTLBC）
９からのカウントアドレスを予備系に与えられる
ように、マルチプレクサ（MPX）１０1，１０2
を前記CVLD用FF７の出力で切換える。すなわ
ち、CVLD用FF７の出力の“１”、“０”に応じ
てMPX１０1，１０2の両アドレス入力かを
選択させる。このように両バリツドビツトの系統
が何れに切換つても動作系にLAR１の論理アド
レスが、予備系にPTLBC９のカウントアドレス
がアクセスされるようにする。そして、（V1）３
１、（V2）３3に対し、TLB登録データをそれぞれ
CVLD用FF７の出力、反転出力とともにAND回
路８1，８2を介して入力させ、動作系に対しては
登録データを、予備系に対しては常に“０”すな
わち無効化データを書込む。さらに動作系の内容
から前述のバリツド信号を読出すものである。
以上は従来のバリツドビツトの動作系と予備系
をパージTLB信号により切替えてバリツド信号
を出力するものであるが、本発明ではこの構成に
おいて、パージTLBカウンタ（PTLBC）９の故
障により予備系に無効データ抜けが発生した場合
には、該PTLBC９の代りにマイクロプログラム
を用い、第２図の回路を用いて切換えが行なわれ
る。この場合には、前述のパージTLB信号の代
りにマイクロプログラムによるCVLD反転命令を
CVLD用FF７に与えて動作系と予備系の切換え
反転を行なうものである。
をパージTLB信号により切替えてバリツド信号
を出力するものであるが、本発明ではこの構成に
おいて、パージTLBカウンタ（PTLBC）９の故
障により予備系に無効データ抜けが発生した場合
には、該PTLBC９の代りにマイクロプログラム
を用い、第２図の回路を用いて切換えが行なわれ
る。この場合には、前述のパージTLB信号の代
りにマイクロプログラムによるCVLD反転命令を
CVLD用FF７に与えて動作系と予備系の切換え
反転を行なうものである。
以下第３図により本発明の方式の手順を流れ図
により説明する。
により説明する。
前述のようにパージTLBカウンタ（PTLBC）
９が故障を起し、予備系の無効化データに抜けを
生じ、切換前のデータが残つていると次に切換え
て動作系となつた場合に誤動作が発生する。
９が故障を起し、予備系の無効化データに抜けを
生じ、切換前のデータが残つていると次に切換え
て動作系となつた場合に誤動作が発生する。
これをマイクロプログラム処理装置によりデー
タチエツクを行ない予備系の無効化データ抜けを
検出する。そして抜けが発生した場合には、予備
系の無効化動作を停止し初期状態に戻し、かつマ
イクロプログラムに対し割込みを行なつた後、前
述のCVLD反転命令をFF７に与え第２図の回路
により両バリツドビツト（V1）３1、（V2）３2を
切換える。動作系の位置にきた予備系に対しマイ
クロプログラムのエラー処理ルーチンにより無効
化データ“オール０”を書込む。
タチエツクを行ない予備系の無効化データ抜けを
検出する。そして抜けが発生した場合には、予備
系の無効化動作を停止し初期状態に戻し、かつマ
イクロプログラムに対し割込みを行なつた後、前
述のCVLD反転命令をFF７に与え第２図の回路
により両バリツドビツト（V1）３1、（V2）３2を
切換える。動作系の位置にきた予備系に対しマイ
クロプログラムのエラー処理ルーチンにより無効
化データ“オール０”を書込む。
次にまたCVLD反転命令をFF７に与え両バリ
ツドビツト（V1）３1、（V2）３2を切換える。そ
して動作系の元の位置にリターンして割込時のプ
ログラムの実行を再開する。
ツドビツト（V1）３1、（V2）３2を切換える。そ
して動作系の元の位置にリターンして割込時のプ
ログラムの実行を再開する。
以上の方法により、故障したパージTLBカウ
ンタ９を使用することなく、マイクロプログラム
の協力を得て正しいパージTLB動作を行なうこ
とができる。
ンタ９を使用することなく、マイクロプログラム
の協力を得て正しいパージTLB動作を行なうこ
とができる。
(6) 発明の効果
以上説明したように、本発明によれば、TLB
の動作系と予備系の２系統のバリツドビツトを切
換えてTLBパージを行なうTLB回路において、
TLBパージの制御回路に故障が発生し無効化デ
ータ抜けが起つても、マイクロプログラムと既存
のTLB回路との協力によりTLBパージ機能を回
復してデータ化け等の障害を未然に防止すること
ができるものである。かつ、割込まれた動作系の
バリツドビツトには何ら変化を生じさせないの
で、リカバリ後も動作系のTLBの内容は有効で
あり、TLB性能の低下をまねくことはない。
の動作系と予備系の２系統のバリツドビツトを切
換えてTLBパージを行なうTLB回路において、
TLBパージの制御回路に故障が発生し無効化デ
ータ抜けが起つても、マイクロプログラムと既存
のTLB回路との協力によりTLBパージ機能を回
復してデータ化け等の障害を未然に防止すること
ができるものである。かつ、割込まれた動作系の
バリツドビツトには何ら変化を生じさせないの
で、リカバリ後も動作系のTLBの内容は有効で
あり、TLB性能の低下をまねくことはない。
第１図は本発明の実施例の構成説明図、第２図
は要部の詳細説明図、第３図は本発明の動作を示
す流れ図であり、図中１は論理アドレスレジスタ
（LAR）、２はTLB、３1，３2はバリツドビツト、
４は比較器、５，８1，８2，１１1，１１2はAND
回路、６は実アドレスレジスタ（RAR）、７は
CVLD用FF、９はパージTLBカウンタ
（PTLBC）、１０1，１０2はマルチプレクサ
（MPX）を示す。
は要部の詳細説明図、第３図は本発明の動作を示
す流れ図であり、図中１は論理アドレスレジスタ
（LAR）、２はTLB、３1，３2はバリツドビツト、
４は比較器、５，８1，８2，１１1，１１2はAND
回路、６は実アドレスレジスタ（RAR）、７は
CVLD用FF、９はパージTLBカウンタ
（PTLBC）、１０1，１０2はマルチプレクサ
（MPX）を示す。
Claims (1)
- １ TLB（トランスレーシヨン・ルツクアサイ
ド・バツフア）のエントリの有効性を示すバリツ
ドビツトを動作系と予備系の２系統もち、両系統
の相互の切換えにより予備系となつた系統を無効
化してTLBパージを行なうTLB回路において、
マイクロプログラムによつて各TLBエントリの
動作系バリツドビツトを無効化する手段と、マイ
クロプログラムによつて両バリツドビツトの系統
の切換えを行なう手段とを設け、TLBパージの
制御回路に誤動作が検出されたとき、マイクロプ
ログラムへの割込みによりバリツドビツトの系統
を切換え、全TLBエントリの動作系となつたバ
リツドビツトのみを無効化し、その後再びバリツ
ドビツトの系統を切換えて当初のプログラムに復
帰するように制御することを特徴とするTLBパ
ージリカバリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58102265A JPS59227098A (ja) | 1983-06-08 | 1983-06-08 | Ｔｌｂパ−ジリカバリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58102265A JPS59227098A (ja) | 1983-06-08 | 1983-06-08 | Ｔｌｂパ−ジリカバリ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59227098A JPS59227098A (ja) | 1984-12-20 |
| JPH0211932B2 true JPH0211932B2 (ja) | 1990-03-16 |
Family
ID=14322758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58102265A Granted JPS59227098A (ja) | 1983-06-08 | 1983-06-08 | Ｔｌｂパ−ジリカバリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59227098A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6668314B1 (en) * | 1997-06-24 | 2003-12-23 | Hewlett-Packard Development Company, L.P. | Virtual memory translation control by TLB purge monitoring |
-
1983
- 1983-06-08 JP JP58102265A patent/JPS59227098A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59227098A (ja) | 1984-12-20 |
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