JPH05165730A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】アドレス変換バッファまたはバッファメモリで
修正不能なデータ障害が発生しても、装置を停止せず、
複雑なハードウェア装置を用いずに処理を再開できるデ
ータ処理装置を提供する。 【構成】バッファメモリ１２またはアドレス変換バッフ
ァ８の少なくとも一方で発生した修正不能なデータ障害
をデータ障害検出手段５１で検出し、検出出力に基づき
バッファメモリ１２またはアドレス変換バッファ８のデ
ータ障害が発生したエントリをエントリ無効手段５２で
無効とし、エントリが無効にされたとき、命令処理装置
１から出力されるデータ障害を発生した主記憶アクセス
を再実行するために必要な命令情報を保持手段１７で保
持し、アクセス例外処理プログラムに対して、保持され
た必要な命令情報を通知するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレス変換バッファ
TLBまたはバッファメモリで修正不能なデータ障害が発
生したとき、処理を再開することのできるデータ処理装
置に関する。

【０００２】

【従来の技術】命令処理装置からの論理アドレスと主記
憶装置上の実アドレスとのアドレス変換を対応表にして
登録したアドレス変換バッファTLBまたはデータを記憶
するバッファメモリ、例えばキャッシュメモリを含む一
般のメモリ装置では、放射線等の影響によりメモリが保
持するデータが損傷する場合がある。多数のデータ処理
装置においては、このデータ障害を検出するためのデー
タ障害検出回路，または検出・修正するためのデータ障
害検出・修正回路を備えている。データ障害検出回路の
みを持つデータ処理装置では、データ障害が発生したと
き障害の修正は不可能である。データ障害検出・修正回
路を持つデータ処理装置では、障害を修正することが可
能であるが、修正可能なデータ障害の範囲は限定されて
おり、この範囲を越えたデータ障害では、障害の修正は
不可能となる。これらの修正不可能なデータ障害を修正
不能データ障害と呼んでいる。

【０００３】従来のデータ処理装置においては、アドレ
ス変換バッファTLBまたはバッファ装置で発生する修正
不能データ障害の対処方法として、以下のような方法が
用いられていた。 （１）第１の方法（装置が停止状態に陥る。） 変換バッファTLBまたはバッファメモリの修正不能なデ
ータ障害を検出回路で検出すると、中央処理装置（以
下、ＣＰＵと称する。）が停止状態に陥る。 （２）第の２の方法（処理損傷を示すマシンチェック割
り込みを発生する。） アドレス変換バッファTLBまたはバッファメモリの修正
不能なデータ障害を検出回路で検出すると、これをプロ
グラムに伝えるために、マシンチェック割り込みを発生
する。この場合にあっては、修正不能データ障害を発生
した処理の再開は不可能である。 （３）第３の方法（ハードウェアが自動的に再実行す
る。） アドレス変換バッファTLBまたはバッファメモリの修正
不能なデータ障害を検出回路で検出すると、ハードウェ
アが自動的にデータ障害を発生したアドレス変換バッフ
ァTLBまたはバッファメモリのエントリを無効とし、さ
らに該当主記憶アクセスを再実行する。再実行の際に
は、アドレス変換バッファTLB内の修正不能データ障害
が発生したエントリは無効化されているため、アドレス
変換バッファTLBミスが発生し、主記憶上にある変換テ
ーブルを用いて論理アドレスへの変換動作が行われ、ア
ドレス変換バッファTLBに正しい対応表が登録されるた
め、処理の再開が可能となる。あるいはバッファメモリ
内の修正不能データ障害が発生したエントリは無効化さ
れているため、ミスが発生し、主記憶上の正しいデータ
が読み出され、これがバッファメモリに書き込まれるた
め、処理の再開が可能となる。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来の第１から第３の方法には、次のような問題があ
った。

【０００５】まず、第１の方法にあっては、アドレス変
換バッファTLBまたはバッファメモリに修正不能なデー
タ障害が発生すると、ＣＰＵが停止状態に陥るため、メ
モリデータ障害に弱い装置であった。

【０００６】次に、第２の方法にあっては、アドレス変
換バッファTLBまたはバッファメモリの修正不能なデー
タ障害を検出することは可能であるが、修正不能なデー
タ障害を発生したプログラムを再開することができなか
った。

【０００７】さらに、第３の方法にあっては、アドレス
変換バッファTLBまたはバッファメモリで修正不能なデ
ータ障害が発生しても、処理続行が可能であるが、デー
タ障害を発生した主記憶アクセス処理を再実行するため
の制御に対して複雑なハードウェア装置を必要としてい
た。

【０００８】本発明の目的は、アドレス変換バッファTL
Bまたはバッファメモリで修正不能なデータ障害が発生
しても、装置が停止せずに、しかも複雑なハードウェア
装置を用いることなく容易に処理を再開することのでき
るデータ処理装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、上記課題を解
決し目的を達成するために下記の構成とした。図１は本
発明の原理図である。本発明は、主記憶装置３上にある
データを操作するための命令のための主記憶アクセス処
理を、命令の実行処理とは非同期に行なわしめる非同期
処理手段１００を有する命令処理手段１と、この命令処
理手段１からの論理アドレスと主記憶装置３上の実アド
レスとのアドレス変換を対応表にして登録したアドレス
変換バッファ８と、バッファメモリ１２とを有するデー
タ処理装置において、アドレス変換バッファ８またはバ
ッファメモリ１２の少なくとも一方で発生した修正不能
なデータ障害を検出するデータ障害検出手段５１と、こ
のデータ障害検出手段５１の検出出力に基づき前記アド
レス変換バッファ８またはバッファメモリ１２のデータ
障害が発生したエントリを無効にするとともにその旨を
命令処理手段１に通知するエントリ無効手段５２と、こ
のエントリ無効手段５２でエントリを無効にしたとき、
命令処理手段１から出力されるデータ障害を発生した主
記憶アクセスを再実行するために必要な命令情報を保持
する保持手段１７とを備えている。

【００１０】アクセス例外処理を行なうプログラムに対
して、保持手段１７で保持された必要な命令情報を通知
すると、該プログラムは該命令情報を用いて処理を再開
するよう構成する。

【００１１】より好適には以下のようにするのがよい。
すなわち、プログラムに対して、ロード命令の場合に
は、少なくともロード処理種別，ロードデータの主記憶
論理アドレス，結果書き込み先レジスタ番号，発生した
例外の種別を示すデータを通知し、ストア命令の場合に
は、少なくともストア処理種別，ストアデータの主記憶
論理アドレス，ストアデータ値，発生した例外の種別を
示すデータを通知するようようにする。

【００１２】また、アクセス例外処理を行なうプログラ
ムに対して、アクセス例外が発生し中断された処理再開
に必要な情報を、割り込みを用いてプログラムに通知す
るようにする。そして、アクセス例外処理プログラム
は、命令情報を用いて修正不能データ障害を発生したア
クセス操作をエミュレートする。

【００１３】該当アクセス操作で参照されるアドレス変
換バッファTLB８内のエントリは既にエントリ無効手段
５２により無効化されるから、命令処理手段１からの論
理アドレスに対応するアドレスがアドレス変換バッファ
TLB８に存在せず、ミスが起こる。そして動的アドレス
変換装置２により主記憶装置３上にある正しい変換テー
ブルを用いて論理アドレスから実アドレスへのアドレス
変換動作を行ない、その結果としてアドレス変換バッフ
ァTLB８に正しい対応表を登録する。

【００１４】また、該当アクセス操作で参照されるバッ
ファメモリ１２内のエントリは既にエントリ無効手段５
２により無効化されるから、バッファメモリ１２にミス
が起こる。そして、主記憶装置３からデータ障害が発生
したエントリのデータを読み出し、バッファメモリ１２
に書き込まれる。

【００１５】

【作用】本発明によれば、次のような作用を呈する。本
発明によれば、データ障害検出手段により検出されたア
ドレス変換バッファTLBまたはバッファメモリで発生し
た修正不能なデータ障害に基づき、エントリ無効手段に
より修正不能なデータ障害を発生したアドレス変換バッ
ファTLBまたはバッファメモリのエントリが無効にさ
れ、データ障害を発生した主記憶アクセスを再実行する
ために必要な命令情報が保持手段に保持される。

【００１６】そして、前記必要な命令情報を割り込み等
の方法を用いてアクセス例外処理プログラムに通知する
ので、プログラムは命令情報を用いて修正不能なデータ
障害を発生した主記憶アクセス処理をエミュレートする
から、アドレス変換バッファTLBまたはバッファメモリ
にデータ障害が発生しても、装置を停止せずに、しかも
複雑なハードウェア装置を用いることなく容易に処理を
再開できる。

【００１７】また、プログラムは、命令情報を用いて修
正不能データ障害を発生したアクセス操作をエミュレー
トし、該当アクセス操作で参照されるアドレス変換バッ
ファTLB８内のエントリはエントリ無効手段５２により
無効化されるから、命令処理手段１からの論理アドレス
に対応するアドレスがアドレス変換バッファTLB８に存
在せず、ミスが起こる。そして動的アドレス変換装置２
により主記憶装置３上にある正しい変換テーブルを用い
て論理アドレスから実アドレスへのアドレス変換動作を
行ない、アドレス変換バッファTLB８に正しい対応表を
登録する。その結果、該当データ障害を発生したアドレ
ス変換バッファエントリには正しいデータが登録され
る。

【００１８】また、プログラムは、命令情報を用いて修
正不能なデータ障害を発生した主記憶アクセス処理をエ
ミュレートして該当アクセス操作で参照されるバッファ
メモリ１２内のエントリは既にエントリ無効手段５２に
より無効化されるから、バッファメモリ１２にミスが起
こる。そして主記憶装置３からデータ障害が発生したエ
ントリのデータを読み出し、バッファメモリ１２に書き
込まれる。その結果、該当バッファメモリエントリへ正
しいデータが書き込まれる。

【００１９】そして、修正不能データ障害が発生したた
めに中断していた処理を再開することができる。

【００２０】

【実施例】以下、本発明の具体的な実施例を説明する。
図２は本発明に係るデータ処理装置の一実施例の構成ブ
ロック図である。

【００２１】データ処理装置は、命令処理装置としての
命令プロセッサIP１，動的アドレス変換装置DAT２，主
記憶装置MCU３，アクセスアドレスレジスタAAR７，アド
レス変換バッファTLB８，ラックスアドレスレジスタLAX
A１５ー０,１５ー１，ラックスコードレジスタLAXC１７
ー０，１７ー１，キャッシュディレクトリDIR１１,デー
タを格納するバッファメモリCACHE１２，ロードストア
バッファレジスタLSBR１９を有する。

【００２２】命令プロセッサIP１は、図３に示すように
構成され、命令アドレスIA３１，論理オペランドアドレ
スOA３２，ストアデータSTD３３，ラックスコードLAXC
３４を出力する。命令プロセッサIP１は、プログラムカ
ウンタ１０１、プログラムカウンタ制御部１０３、算術
論理演算装置ALU４，汎用レジスタGR５、タグ回路１０
５、比較回路１０７、割込回路１１０を有している。

【００２３】プログラムカウンタ１０１は、次に読み出
す命令の主記憶装置上のアドレスを示し主記憶アクセス
処理の実行終了にかかわらず、１つの命令の実行のたび
に１つずつ加算するもので、プログラムカウンタ制御部
１０３はプログラムカウンタ１０１を制御するものであ
る。

【００２４】プログラムカウンタ１０１により命令実行
が主記憶装置アクセス処理の実行終了を待たずに進んで
行くことから、後の命令に応答したデータが先に命令プ
ロセッサIP１内部の算術論理演算装置ALU４または汎用
レジスタGR５に送られてくる場合があり、データの行き
先が問題となる。

【００２５】そこで、この問題を解決すべくタグ回路１
０５と比較回路１０７とを設けている。タグ回路１０５
は、算術論理演算装置ALU４または汎用レジスタGR５へ
の行き先を示すための複数のタグ情報を有しアクセスア
ドレスレジスタ７から１つ目の非同期アクセスのＩＤ情
報”０”または２つ目の非同期アクセスのＩＤ情報”
１”を取り込んで、ＩＤ情報と複数のタグ情報と対応付
けたテーブルを作成する。

【００２６】比較回路１０７は、バッファメモリ１２な
どから送られてくる応答信号７０、すなわちデータに付
加された前記ＩＤ情報”０”または”１”と、タグ回路
１０５のテーブルとを比較し、送られてきたＩＤ情報に
対応するタグ情報によって、バッファメモリ１２などか
ら送られてくるデータの行き先を決定する。

【００２７】このようにすれば、同時に処理されている
複数の非同期アクセス処理の終了順序にかかわらず、送
られてきたデータに付加しているＩＤ情報に対応するタ
グ情報によって、データを算術論理演算装置ALU４また
は汎用レジスタGR５に正確に送ることができる。

【００２８】アクセスアドレスレジスタAAR７は、２ｎ
本のアドレスレジスタから構成され並列に行われるｎ個
の非同期主記憶アクセスのそれぞれに対して論理オペラ
ンドアドレスOA３２，動的アドレス変換装置DAT２から
の実アドレス３６を記憶する。この例ではｎは２であ
る。

【００２９】アドレス変換バッファTLB８は、命令プロ
セッサ１からの論理アドレスと主記憶装置３上の実アド
レスとの対応を表にして登録したものであって、アクセ
スアドレスレジスタAAR７から入力される論理アドレス
が登録された論理アドレスである時にアンド回路９を動
作させてTLBヒット３７をマルチプレクサ１４に出力す
る。

【００３０】図４は動的アドレス変換装置２の構成を示
す図である。図４に示すように論理アドレス３２は、ペ
ージ番号とこのページ内のアドレスからなり、実アドレ
ス３６は、ページ枠番号とこのページ内のアドレスから
なる。動的アドレス変換装置２は、ページテーブル２０
０を有しており、ページテーブル２００は、論理アドレ
ス３２上のページ番号（０〜ｎ）と実アドレス３６のペ
ージ枠番号とを対応付けている。

【００３１】次に本実施例が特徴とする構成について説
明する。データ障害検出回路５１は、アドレス変換バッ
ファTLB８またはバッファメモリ１２で発生した修正不
能なデータ障害を検出するものである。

【００３２】アドレス変換バッファTLB８内のデータま
たはバッファメモリ１２内のデータには、データ障害を
検出する目的でパリティビットが付加されている。デー
タ障害検出回路５１は、このパリティビットを用いてデ
ータ障害の有無を検出し、検出の結果をエントリ無効回
路５２に出力する。

【００３３】エントリ無効回路５２は、データ障害検出
回路５１の検出出力とアクセスアドレスレジスタ７から
のデータ障害を発生したときのアドレスに対応するアド
レス変換バッファTLB８またはバッファメモリ１２の有
効フラグを削除することにより、該データ障害が発生し
たエントリを無効にするものである。また、エントリ無
効回路５２は、エントリ無効信号６２によりエントリを
無効にした旨の通知を命令プロセッサ１に対して行な
う。

【００３４】ラックスコードレジスタ１７ー０，１７ー
１は、エントリ無効回路５２でエントリを無効にしたと
き、命令プロセッサ１から出力されるデータ障害を発生
した主記憶アクセスを再実行するために必要な命令情報
を保持する。

【００３５】このように構成されたデータ処理装置にお
ける動的アドレス変換処理を説明する。命令プロセッサ
IP１がロード命令を実行することにより、命令プロセッ
サIP１から送られてくる論理オペランドアドレスOA３２
または命令アドレスIA３１は、一旦、アクセスアドレス
レジスタAAR７に格納され、さらにアドレス変換バッフ
ァTLB８,キャッシュディレクトリDIR１１,バッファメモ
リCACHE１２を参照するために用いられる。

【００３６】ここで、アドレス変換バッファTLB８，キ
ャッシュディレクトリDIR１１またはバッファメモリCAC
HE１２の読み出し時に、修正不能なデータ障害が発生す
ると、データ障害検出回路５１によりデータ障害の発生
が検出される。すると、データ障害検出回路５１からの
検出出力とアクセスアドレスレジスタ７からのデータ障
害を発生したときのアドレスとに対応するアドレス変換
バッファTLB８，キャッシュディレクトリDIR１１または
バッファメモリCACHE１２の有効フラグがエントリ無効
回路５２により削除されて、エントリが無効にされる。

【００３７】エントリ無効回路５２のエントリ無効信号
６２は、命令プロセッサIP１内の割り込み回路１１０及
びタグ回路１０５に出力される。エントリ無効信号６２
によりエントリ無効が通知されると、割り込み回路１１
０は、プログラムカウンタ制御部１０３に対して割り込
みを発生してアクセス例外処理プログラムの起動を誘発
する。タグ回路１０５では異常終了した命令の形式や結
果書き込みレジスタ番号，終了の原因を示すラックスコ
ードLAXC３４などの情報を、ラックスコードレジスタLA
XC１７ー０，１７ー１に出力するので、これらの情報が
ラックスコードレジスタLAXC１７ー０，１７ー１に記憶
される。また、同時にアクセスアドレスレジスタ７がエ
ントリ無効信号６２を取り込むと、異常終了したときの
２つのアドレスをラックスアドレスレジスタLAXA１５ー
０,１５ー１に出力するので、異常終了したときの２つ
のアドレスがラックスアドレスレジスタLAXA１５ー０,
１５ー１に記憶される。

【００３８】これらラックスアドレスレジスタLAXA１５
ー０，１５ー１,ラックスコードレジスタLAXC１７ー
０，１７ー１からの情報は、後に汎用レジスタGR５に書
き込まれ、あるいは主記憶装置MCU３、バッファメモリ
１２に書き込まれ、これらの情報は、アクセス例外処理
を行なう割込み処理プログラムで用いられる。

【００３９】ストア命令の例外発生時には、ロード命令
の動作に加えて、命令プロセッサIP１からのストアデー
タ３３がラックスストアレジスタLAXS２０ー０，２０ー
１に保持される。ラックストアレジスタLAXS２０ー０，
２０ー１のストアデータも、ラックスアドレスレジスタ
LAXA１５ー０，１５ー１,ラックスコードレジスタLAXC
１７ー０，１７ー１と同様に読み出されて主記憶装置MC
U３，汎用レジスタGR５に書き込まれ、これらの情報
は、割り込み処理プログラムで用いられる。

【００４０】次にアクセス例外処理プログラムが行なう
処理のフローチャートを図５に示す。一般に、アクセス
例外処理ルーチンに入る前に、汎用レジスタGR５はレジ
スタ退避領域に退避される。

【００４１】まず、ステップＳ１において、前述した如
く、修正不能なデータ障害を起こした命令に関する情報
を、汎用レジスタGR５または主記憶装置３に取り込む。
次にステップＳ２において、ステップＳ１で得た情報を
用いて、修正不能なデータ障害を起こした命令をエミュ
レートする。すなわち、データ障害を起こした命令がロ
ードの場合には、ラックスアドレスレジスタLAXA１５ー
０，１５ー１から得られたアドレスに対して、ラックス
コードレジスタLAXC１７ー０，１７ー１が示す種類のロ
ード操作を行う。また、ストア命令の場合には、ラック
スアドレスレジスタLAXA１５ー０，１５ー１から得られ
たアドレスに対して、ラックスストアレジスタLAXS２０
ー０，２０ー１から得られたストアデータを、ラックス
コードレジスタLAXC１７ー０，１７ー１が示す種類のス
トア操作する。

【００４２】修正不能データ障害がアドレス変換バッフ
ァTLB８で発生した場合に、アドレス変換バッファTLB８
内の該当エントリは既に無効化されるから、命令処理装
置１からの論理アドレスに対応するアドレスがアドレス
変換バッファTLBに存在せず、ミスが起こる。そして動
的アドレス変換装置２により主記憶装置３上にある正し
い変換テーブルを用いて論理アドレスから実アドレスへ
のアドレス変換動作を行ない、その結果としてアドレス
変換バッファTLB８に正しい対応表を登録する。これに
より修正不能データ障害が発生したアドレス変換バッフ
ァTLB８内のエントリは修復される。

【００４３】また、修正不能データ障害がバッファメモ
リ１２で発生した場合、バッファメモリ１２内の該当エ
ントリは既に無効化されているため、バッファメモリ１
２のミスとなる。主記憶装置３からデータ障害が発生し
たエントリのデータを読み出し、バッファメモリ１２に
書き込まれる。

【００４４】次にステップＳ７において、データ障害を
起こした命令がロード命令かあるいはストア命令かを判
断し、ロード命令である時には、ステップＳ８でレジス
タ退避領域中のロードデータ格納先レジスタが退避され
ている領域に、ロードデータを格納する。

【００４５】次にステップＳ９で、割り込み復帰処理を
行なう。このとき、レジスタ退避領域からレジスタへデ
ータの復帰が行われるので、レジスタ退避領域に格納さ
れたロードデータは、ロードデータ格納先レジスタに復
帰され、割り込みが終了する。

【００４６】以上より、アクセス例外処理プログラムは
データ障害を発生した命令をエミュレートしたこととな
る。一方、データ障害を起こした命令がストア命令であ
るときには、ステップＳ９で、割り込み復帰処理を行な
う。

【００４７】そして、修正不能データ障害が発生したた
めに中断していた処理を再開することができる。このよ
うに本実施例によれば、データ障害が発生した場合に、
アクセス例外処理プログラムに対して、処理の再開に必
要な情報を通知するので、このような情報を用いてアク
セス例外処理プログラムは、修正不能なデータ障害を発
生した主記憶アクセス処理をエミュレートするから、ア
ドレス変換バッファ８またはバッファメモリ１２にデー
タ障害が発生しても、ＣＰＵを停止せずに、しかも複雑
なハードウェア装置を用いることなく容易に処理を再開
できる。

【００４８】

【発明の効果】本発明によれば、アドレス変換バッファ
またはバッファメモリにデータ障害が発生しても、これ
を修正した後に処理の再開が可能となる。また、アドレ
ス変換バッファまたはバッファメモリにおける修正不能
なデータ障害の発生をプログラムが検出でき、柔軟な対
処が可能となる。さらには、複雑なハードウェアを必要
とせずに処理の再開が可能となる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例の構成ブロック図である。

【図３】命令プロセッサの構成を示す図である。

【図４】動的アドレス変換装置の構成を示す図である。

【図５】実施例におけるアクセス例外処理フローチャー
トである。

【符号の説明】

１・・命令プロセッサIP ２・・動的アドレス変換装置DAT ３・・主記憶装置MCU ４・・算術論理演算装置LAU ５・・汎用レジスタGR ６，１０，１４，１８・・マルチプレクサ ７・・アクセスアドレスレジスタAAR ８・・アドレス変換バッファTLB ９，１３・・アンド回路 １１・・キャッシュディレクトリ １２・・バッファメモリ １５・・ラックスアドレスレジスタ １６・・メモリアドレスレジスタ １７・・ラックスコードレジスタ １９・・ロードストアバッファレジスタLSBR ２０・・ラックスストアレジスタ ２１・・メモリデータアウトレジスタ ３１・・命令アドレスIA ３２・・論理オペランドアドレスOA ３３・・ストアデータSTD ３４・・ラックスコードLAXC ３５・・論理アドレスLA ３６・・実アドレスRA ５１・・データ障害検出回路 ５２・・エントリ無効回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上埜 治彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 猪野 明寿 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 坂田 英樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 塚本 孝宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 主記憶装置（３）上にあるデータを操作
   するための命令のための主記憶アクセス処理を、前記命
   令の実行処理とは非同期に行なわしめる非同期処理手段
   （１００）を有する命令処理手段（１）と、この命令処
   理手段（１）からの論理アドレスと前記主記憶装置
   （３）上の実アドレスとのアドレス変換を対応表にして
   登録したアドレス変換バッファ（８）と、バッファメモ
   リ（１２）とを有するデータ処理装置において、 前記アドレス変換バッファ（８）またはバッファメモリ
   （１２）の少なくとも一方で発生した修正不能なデータ
   障害を検出するデータ障害検出手段（５１）と、 このデータ障害検出手段（５１）の検出出力に基づき前
   記アドレス変換バッファ（８）またはバッファメモリ
   （１２）のデータ障害が発生したエントリを無効にする
   とともにその旨を前記命令処理手段（１）に通知するエ
   ントリ無効手段（５２）と、 このエントリ無効手段（５２）でエントリを無効にした
   とき、前記命令処理手段（１）から出力される前記デー
   タ障害を発生した主記憶アクセスを再実行するために必
   要な命令情報を保持する保持手段（１７）とを備え、 アクセス例外処理を行なうプログラムに対して、前記保
   持手段（１７）で保持された必要な命令情報を通知する
   と、該プログラムは該命令情報を用いて処理を再開する
   ことを特徴とするデータ処理装置。
2. 【請求項２】 前記プログラムは、前記命令情報を用い
   て修正不能なデータ障害を発生した主記憶アクセスをエ
   ミュレートして前記アドレス変換バッファ（８）のミス
   を発生させ、論理アドレスから実アドレスへのアドレス
   変換処理を行わしめ、前記エントリ無効手段（５２）に
   より無効にされた前記アドレス変換バッファ（８）のエ
   ントリを修復させることを特徴とする請求項１記載のデ
   ータ処理装置。
3. 【請求項３】 前記プログラムは、前記命令情報を用い
   て修正不能なデータ障害を発生した主記憶アクセスをエ
   ミュレートして前記バッファメモリ（１２）のミスを発
   生させ、前記エントリ無効手段（５２）により無効にさ
   れた前記バッファメモリ（１２）のエントリを修復させ
   ることを特徴とする請求項１記載のデータ処理装置。
4. 【請求項４】 前記プログラムに対して、ロード命令の
   場合には、少なくともロード処理種別，ロードデータの
   主記憶論理アドレス，結果書き込み先レジスタ番号，発
   生した例外の種別を示すデータを通知し、ストア命令の
   場合には、少なくともストア処理種別，ストアデータの
   主記憶論理アドレス，ストアデータ値，発生した例外の
   種別を示すデータを通知することを特徴とする請求項１
   記載のデータ処理装置。
5. 【請求項５】 修正不能なデータ障害が発生した主記憶
   アクセスを再実行するために必要な情報を、割り込みを
   用いてプログラムに通知することを特徴とする請求項１
   ないし請求項４のいずれか記載のデータ処理装置。