JPS60251627A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60251627A JPS60251627A JP10807884A JP10807884A JPS60251627A JP S60251627 A JPS60251627 A JP S60251627A JP 10807884 A JP10807884 A JP 10807884A JP 10807884 A JP10807884 A JP 10807884A JP S60251627 A JPS60251627 A JP S60251627A
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- H—ELECTRICITY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体装置の製造方法に係り、特に、近接す
る第一の電極および第二の電極を備えた半導体装置の製
造方法に関する。
る第一の電極および第二の電極を備えた半導体装置の製
造方法に関する。
（ロ）従来技術
一般に、半導体装置の製造方法では、アルミニウム等の
導電層を形成した後、フォ・トエソチングにより各電極
（配線等を含む）を形成している。
導電層を形成した後、フォ・トエソチングにより各電極
（配線等を含む）を形成している。
しかしながら、近接した電極を備えた半導体装置の場合
において、前記両電極の間隔を短縮するようにエンチン
グしても、この両電極を完全に絶縁分離することが技術
的に困難であるため、電極間ショートを引き起こす原因
となる。
において、前記両電極の間隔を短縮するようにエンチン
グしても、この両電極を完全に絶縁分離することが技術
的に困難であるため、電極間ショートを引き起こす原因
となる。
例えば、高周波トランジスタの場合、その高周波特性の
改善策として、ヘース面積の縮小化およびヘース電極オ
ーミンクコンタクト部とエミッタ領域との間隔を短縮す
る等の方法があり、これらの方法によると必然的に、各
電極の間隔を短縮する必要がある。
改善策として、ヘース面積の縮小化およびヘース電極オ
ーミンクコンタクト部とエミッタ領域との間隔を短縮す
る等の方法があり、これらの方法によると必然的に、各
電極の間隔を短縮する必要がある。
その結果、前記近接した電極の絶縁分離の困難性より、
製品としての歩留りおよび信頼性の低下を招くことにな
るという問題を生じる。
製品としての歩留りおよび信頼性の低下を招くことにな
るという問題を生じる。
そのため、エツチングする際、前記両電極の間隔を予め
完全に絶縁分離できる範囲に設定しておかねばならない
ので、必然的に高周波特性の低下を招いていた。
完全に絶縁分離できる範囲に設定しておかねばならない
ので、必然的に高周波特性の低下を招いていた。
（ハ）目的
本発明の主たる目的は、特別なマスク合わせ精度を必要
とせず、更に厳密なエツチング精度を必要と廿ずに近接
した電極を容易に絶縁分離することができる半導体装置
の製造方法を提供することを目的としている。
とせず、更に厳密なエツチング精度を必要と廿ずに近接
した電極を容易に絶縁分離することができる半導体装置
の製造方法を提供することを目的としている。
さらに、製品としての歩留りおよび信頼性の向上を図る
ことのできる半導体装置の製造方法をも提供することを
目的としている。
ことのできる半導体装置の製造方法をも提供することを
目的としている。
（ニ）構成
本発明に係る半導体装置の製造方法は、近接する第一の
電極および第二の電極を備えた半導体装置の製造方法で
あっ”て、基板表面に第一の電極を形成するための第一
の導電層を被着する工程と、この第一の導電層と異なる
エツチング特性を有する保護膜を前記第一の導電層の表
面に形成する工程と、所望のレジストパターンを前記保
護膜の表面に形成し、このレジストをマスクとして前記
保護膜を選択エツチングする工程と、前記選択エツチン
グされた保護膜をマスクとし、この保護膜がオーバハン
グ状態になるように第一の導電層を選択エツチングして
、第一の電極を形成する工程と、第一の電極が形成され
た基板表面に第二の導電層を被着することにより第二の
電極を形成する工程とを具備したことを主たる特徴とし
ている。
電極および第二の電極を備えた半導体装置の製造方法で
あっ”て、基板表面に第一の電極を形成するための第一
の導電層を被着する工程と、この第一の導電層と異なる
エツチング特性を有する保護膜を前記第一の導電層の表
面に形成する工程と、所望のレジストパターンを前記保
護膜の表面に形成し、このレジストをマスクとして前記
保護膜を選択エツチングする工程と、前記選択エツチン
グされた保護膜をマスクとし、この保護膜がオーバハン
グ状態になるように第一の導電層を選択エツチングして
、第一の電極を形成する工程と、第一の電極が形成され
た基板表面に第二の導電層を被着することにより第二の
電極を形成する工程とを具備したことを主たる特徴とし
ている。
（ホ）実施例
五二豊発亙
第１図は第一の発明に係る半導体装置の製造方法の一実
施例を開示した断面説明図であり、同図に従って以下説
明する。
施例を開示した断面説明図であり、同図に従って以下説
明する。
ｆａ） 基＠１０にシリコン酸化膜２０を成長させて、
この表面に例えばアルミニウム等の第一の４電層３０を
蒸着する。
この表面に例えばアルミニウム等の第一の４電層３０を
蒸着する。
（ｂｌ この導電層３０の表面に窒化シリコン膜或いは
酸化シリコン膜等の保護膜４０をいわゆるＣＶＤ法等に
より気相成長した後、レジスト５０を塗布しパターニン
グする。
酸化シリコン膜等の保護膜４０をいわゆるＣＶＤ法等に
より気相成長した後、レジスト５０を塗布しパターニン
グする。
（Ｃ） 前記レジスト５０をマスクとして保護膜４０を
選択エツチングする。
選択エツチングする。
（ｄ） 前記保護膜４０をマスクとして、この保護膜４
０がオーバハング状態となるように前記第一の導電層３
０を選択エツチングすることにより、第一の電極３０“
を形成する。
０がオーバハング状態となるように前記第一の導電層３
０を選択エツチングすることにより、第一の電極３０“
を形成する。
（ｅ）前記レジスト５０を除去した後、例えばアルミニ
ウム等の第二の導電Ｊ’５ｉ６０を蒸着することにより
、第二の電極６０“が形成される。面、前記保護膜４０
のオーバハングにより第一の電極３０′と第二の電極６
０′とは絶縁分離されている。
ウム等の第二の導電Ｊ’５ｉ６０を蒸着することにより
、第二の電極６０“が形成される。面、前記保護膜４０
のオーバハングにより第一の電極３０′と第二の電極６
０′とは絶縁分離されている。
尚、第一の発明では、一般的な電極の形成方法を説明し
ており、シリコン酸化膜２０に適宜な各コンタクトホー
ルを形成し得ることは勿論である。
ており、シリコン酸化膜２０に適宜な各コンタクトホー
ルを形成し得ることは勿論である。
量；少又皿
第二の発明は、例えば高周波トランジスタの各導電型領
域のコンタクトホールを同時に開孔した後、第一の電極
を形成して次に第二の電極を形成するものである。
域のコンタクトホールを同時に開孔した後、第一の電極
を形成して次に第二の電極を形成するものである。
第２図は第二の発明に係る半導体装置の製造方法の一実
施例を開示した断面説明図である。
施例を開示した断面説明図である。
ｆａ） 半導体基板ｌＯにベース１１、エミッタ１２を
拡散すると共にシリコン酸化膜２０を成長させる。
拡散すると共にシリコン酸化膜２０を成長させる。
（ｂｌ 前記シリコン酸化膜２０の表面にレジスト５０
を塗布した後、ベース１１およびエミッタ１２のコンタ
クトホールを形成する部分に相当する前記レジスト５０
をパターニングし、これをマスクとして前記シリコン酸
化膜２０を選択エソ、チングすることにより、ベース１
１およびエミッタ１２のコンタクトホールを同時に形成
する。
を塗布した後、ベース１１およびエミッタ１２のコンタ
クトホールを形成する部分に相当する前記レジスト５０
をパターニングし、これをマスクとして前記シリコン酸
化膜２０を選択エソ、チングすることにより、ベース１
１およびエミッタ１２のコンタクトホールを同時に形成
する。
（Ｃ１前記レジスト５０を除去した後、前記基板の表面
にアルミニウム等の第一の導電層３０を蒸着する。
にアルミニウム等の第一の導電層３０を蒸着する。
次にこの表面に前記第一の導電層３０と異なるエツチン
グ特性を有する例えば窒化シリコン膜或いは二酸化シリ
コン膜等からなる保護膜４０をＣＶＤ法等により気相成
長させる。
グ特性を有する例えば窒化シリコン膜或いは二酸化シリ
コン膜等からなる保護膜４０をＣＶＤ法等により気相成
長させる。
（ｄ） 前記保護膜４０の表面に新たなレジスト５１を
塗布して、エミッタ１２のコンタクトホールを開孔する
部分に相当する前記レジスト５１をパターニングする。
塗布して、エミッタ１２のコンタクトホールを開孔する
部分に相当する前記レジスト５１をパターニングする。
（ｅｌ 前記レジスト５１をマスクとして保護膜４０を
選択エツチングする。次に前記保護膜４０をマスクとし
て、この保護膜４０がオーバハング状態となるように前
記第一の導電層３０を選択エツチングすることにより、
第一の電極としてのベース電極３０ａを形成する。
選択エツチングする。次に前記保護膜４０をマスクとし
て、この保護膜４０がオーバハング状態となるように前
記第一の導電層３０を選択エツチングすることにより、
第一の電極としてのベース電極３０ａを形成する。
ｆｆｌ 前記レジス）５１を除去した基板表面に第二の
導電［６０を蒸着することにより、第二の電極としての
エミッタ電極６０ａを形成する。このとき、前記保護膜
４０のオーバハングによりベース電極３０ａとエミッタ
電極６０ａとは絶縁分離されている。
導電［６０を蒸着することにより、第二の電極としての
エミッタ電極６０ａを形成する。このとき、前記保護膜
４０のオーバハングによりベース電極３０ａとエミッタ
電極６０ａとは絶縁分離されている。
尚、上述の実施例において、コンタクトホールの形成は
前述の方法にこだわらず、要は以下の工程以前にベース
１１およびエミッタ１２０両コンタクトホールが開孔し
ていればよい。
前述の方法にこだわらず、要は以下の工程以前にベース
１１およびエミッタ１２０両コンタクトホールが開孔し
ていればよい。
また、上述の実施例では、まず、ベース電極３０ａを形
成した後、エミッタ電極６０ａを形成しているが、その
逆であってもよい。
成した後、エミッタ電極６０ａを形成しているが、その
逆であってもよい。
策旦曵文里
第三の発明は、例えば高周波トランジスタの各導電型領
域のコンタクトポールのいずれか一方をまず開孔して第
一の電極を形成した後、他方の導電型領域のコンタクト
ホールを開孔し、その後、第二の電極を形成するもので
ある。
域のコンタクトポールのいずれか一方をまず開孔して第
一の電極を形成した後、他方の導電型領域のコンタクト
ホールを開孔し、その後、第二の電極を形成するもので
ある。
第３図は第三の発明に係る半導体装置の製造方法の一実
施例を開示した断面説明図である。
施例を開示した断面説明図である。
（ａ）半導体基板１０にベース１１、エミッタ１２を拡
散すると共にシリコン酸化膜２０を成長させる。
散すると共にシリコン酸化膜２０を成長させる。
（ｂｌ 前記シリコン酸化膜２０の表面にレジスト５０
を塗布し、エミッタ１２．１２のコンタクトホールを形
成する部分に相当する前記レジスト５０をパターニング
し、これをマスクとして前記シリコン酸化膜２０を選択
エツチングすることにより、エミッタ１２．１２のコン
タクトホールを開孔する。
を塗布し、エミッタ１２．１２のコンタクトホールを形
成する部分に相当する前記レジスト５０をパターニング
し、これをマスクとして前記シリコン酸化膜２０を選択
エツチングすることにより、エミッタ１２．１２のコン
タクトホールを開孔する。
ｔｃ） 前記レジスト５０を除去した後、基板の表面に
アルミニウム等の第一の導電層３０を蒸着する。次にこ
の表面に前記第一の導電層３０と異なるエツチング特性
を有する例えば窒化シリコン膜或いは二酸化シリコン膜
等からなる保護膜４０をＣＶＤ法等により気相成長させ
る。
アルミニウム等の第一の導電層３０を蒸着する。次にこ
の表面に前記第一の導電層３０と異なるエツチング特性
を有する例えば窒化シリコン膜或いは二酸化シリコン膜
等からなる保護膜４０をＣＶＤ法等により気相成長させ
る。
（ｄ） 前記保護膜４０の表面に新たなレジスト５１を
塗布した後、ベース１１のコンタクトホールを形成する
部分に相当する前記レジスト５１をパターニングする。
塗布した後、ベース１１のコンタクトホールを形成する
部分に相当する前記レジスト５１をパターニングする。
（ｅ） 前記レジスト５１をマスクとして保護膜４０を
選択エツチングする。次に前記保護膜４０をマスクとし
て、この保護膜４０がオーババング状態となるように前
記第一の導電層３０を選択エツチングすることにより、
第一の電極としてのエミッタ電極３０ｂを形成する。
選択エツチングする。次に前記保護膜４０をマスクとし
て、この保護膜４０がオーババング状態となるように前
記第一の導電層３０を選択エツチングすることにより、
第一の電極としてのエミッタ電極３０ｂを形成する。
（ｆｌ 前記保護膜４０およびレジスト５１をマスクと
していわゆる反応性イオンエツチングによって、エミッ
タ１２．１２間のベース１１上のシリコン酸化膜２０を
除去し、ベース１１のコンタクトホールを開孔する。こ
のとき、前記コンタクトホールは保護膜４０の開孔と略
同じ大きさになる。
していわゆる反応性イオンエツチングによって、エミッ
タ１２．１２間のベース１１上のシリコン酸化膜２０を
除去し、ベース１１のコンタクトホールを開孔する。こ
のとき、前記コンタクトホールは保護膜４０の開孔と略
同じ大きさになる。
＋ｇ） 前記レジスト５１を除去した基板表面に第二の
導電層６０を蒸着することにより、第二の電極としての
ベース電極６０ｂが形成される。このとき、前記保護膜
４０のオーババングにより、エミッタ電極３０ｂとベー
ス電極６０ｂとは絶縁分離されている。
導電層６０を蒸着することにより、第二の電極としての
ベース電極６０ｂが形成される。このとき、前記保護膜
４０のオーババングにより、エミッタ電極３０ｂとベー
ス電極６０ｂとは絶縁分離されている。
尚、第三の発明の実施例のうち（ｂ）の工程で、エミッ
タ１２のコンタクトホールとしては、エミッタ領域形成
のために開孔された開孔部をそのまま用いてもよく、要
は、（ｃ）の工程以前にエミッタ１２のコンタクトホー
ルが開孔していればよい。
タ１２のコンタクトホールとしては、エミッタ領域形成
のために開孔された開孔部をそのまま用いてもよく、要
は、（ｃ）の工程以前にエミッタ１２のコンタクトホー
ルが開孔していればよい。
また、第三の発明の実施例では、まずエミッタ１２のコ
ンタクトホールを開孔してエミッタ電極３０ｂを形成し
た後、ベース１１のコンタクトボールを開孔してベース
電極６０ｂを形成しているが、その逆であってもよいこ
とは勿論である。
ンタクトホールを開孔してエミッタ電極３０ｂを形成し
た後、ベース１１のコンタクトボールを開孔してベース
電極６０ｂを形成しているが、その逆であってもよいこ
とは勿論である。
一方、第二および第三の発明の実施例では、高周波トラ
ンジスタの場合を説明しているが、本発明はこれに限定
されないことは勿論である。
ンジスタの場合を説明しているが、本発明はこれに限定
されないことは勿論である。
さらに、上述した第一〜第三の発明の実施例では、第一
および第二の導電層をアルミニウムとして説明している
が、本発明はこれに限定されず、例えば多結晶シリコン
等であってもよいことは勿論である。
および第二の導電層をアルミニウムとして説明している
が、本発明はこれに限定されず、例えば多結晶シリコン
等であってもよいことは勿論である。
（へ）効果
第一の発明は、上述したように異なる導電型領域の各々
に対応する電極のうちいずれか一方の電極を形成し、次
に他方の電極を形成するようにしたので、これらの各導
電型領域の近接した各電極を容易に絶縁分離することが
できる。
に対応する電極のうちいずれか一方の電極を形成し、次
に他方の電極を形成するようにしたので、これらの各導
電型領域の近接した各電極を容易に絶縁分離することが
できる。
従って、前記導電型領域のチップ面積を縮小することが
できるので、集積度を増してチップの収率を向上できる
。
できるので、集積度を増してチップの収率を向上できる
。
第二の発明は、ベース電極とエミッタ電極の間隔を狭め
られる結果、前記第一の発明の効果の他に、ベース拡が
り抵抗の減少を図ることができ、更に、ベース面積の縮
小化が可能となる結果、接合容量の減少を図ることがで
き、トランジスタの高周波特性の向上を図ることができ
る。
られる結果、前記第一の発明の効果の他に、ベース拡が
り抵抗の減少を図ることができ、更に、ベース面積の縮
小化が可能となる結果、接合容量の減少を図ることがで
き、トランジスタの高周波特性の向上を図ることができ
る。
第三の発明は、上述したように一方の導電型領域の表面
に形成した第一の電極に対して保護膜をオーバハング状
態にし、これをマスクとして他方の導電型領域のコンタ
クトホールを開孔した後、第二の導電層を形成しており
、前記第一の発明の効果の他に、前記他方の導電層領域
のコンタクトホールは、自己整合的に一方の導電型領域
の表面に形成された第一の電極以外の領域に他方の導電
型領域のコンタクトホールが形成される結果、従来のよ
うにマスクずれによるベース・エミッタ間ショート等の
不具合を引き起こす恐れがない。さらにコンタクトホー
ルを開孔すべき一方の導電型領域上のシリコン酸化膜の
膜厚と、他方の導電型領域上のシリコン酸化膜の膜厚と
が異なっていてもコンタクトホール開孔のためのシリコ
ン酸化膜のエツチング時間は、いずれかの導電型領域上
のシリコン酸化膜の膜厚に設定しておけばよく、両コン
タクトポールを同時にエツチングした際に生じるいずれ
か片方のコンタクトホールのオーバエツチングによる不
具合は問題とならない。
に形成した第一の電極に対して保護膜をオーバハング状
態にし、これをマスクとして他方の導電型領域のコンタ
クトホールを開孔した後、第二の導電層を形成しており
、前記第一の発明の効果の他に、前記他方の導電層領域
のコンタクトホールは、自己整合的に一方の導電型領域
の表面に形成された第一の電極以外の領域に他方の導電
型領域のコンタクトホールが形成される結果、従来のよ
うにマスクずれによるベース・エミッタ間ショート等の
不具合を引き起こす恐れがない。さらにコンタクトホー
ルを開孔すべき一方の導電型領域上のシリコン酸化膜の
膜厚と、他方の導電型領域上のシリコン酸化膜の膜厚と
が異なっていてもコンタクトホール開孔のためのシリコ
ン酸化膜のエツチング時間は、いずれかの導電型領域上
のシリコン酸化膜の膜厚に設定しておけばよく、両コン
タクトポールを同時にエツチングした際に生じるいずれ
か片方のコンタクトホールのオーバエツチングによる不
具合は問題とならない。
土性したような各発明によれば、第一、第二の電極を絶
縁分離するために必要なエツチング幅が、従来方法では
ｄ２ （第１図ｔｅｌ、第２図（ｆ）、第３図（ｇ））
であったものが、ｄｌのエツチング幅ですむこととなり
、比較的簡単な工程およびエツチング精度でもって第一
、第二の電極を完全に絶縁分離することができるので、
製品としての歩留りおよび信頼性の向上を図ることがで
きる。
縁分離するために必要なエツチング幅が、従来方法では
ｄ２ （第１図ｔｅｌ、第２図（ｆ）、第３図（ｇ））
であったものが、ｄｌのエツチング幅ですむこととなり
、比較的簡単な工程およびエツチング精度でもって第一
、第二の電極を完全に絶縁分離することができるので、
製品としての歩留りおよび信頼性の向上を図ることがで
きる。
第１図は第一の発明に係る半導体装置の製造方法の一実
施例を開示した断面説明図、第２図は第二の発明に係る
半導体装置の製造方法の一実施例を開示した断面説明図
、第３図は第三の発明に係る半導体装置の製造方法の一
実施例を開示した断面説明図である。 １０・・・半導体基板、１１・・・ベース、１２・・・
エミッタ、２０・・・シリコン酸化膜、３０・・・第一
の導電層、３０“・・・第一の電極、４０・・・保護膜
、５０．５１・・・レジスト、６０・・・第二の導電層
、６０゛・・・第二の電極、３０ａ 、６０ｂ ・・・
ベース電極、３０ｂ 、６０ａ ・・・エミッタ電極。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治
施例を開示した断面説明図、第２図は第二の発明に係る
半導体装置の製造方法の一実施例を開示した断面説明図
、第３図は第三の発明に係る半導体装置の製造方法の一
実施例を開示した断面説明図である。 １０・・・半導体基板、１１・・・ベース、１２・・・
エミッタ、２０・・・シリコン酸化膜、３０・・・第一
の導電層、３０“・・・第一の電極、４０・・・保護膜
、５０．５１・・・レジスト、６０・・・第二の導電層
、６０゛・・・第二の電極、３０ａ 、６０ｂ ・・・
ベース電極、３０ｂ 、６０ａ ・・・エミッタ電極。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治
Claims (3)
- （１）近接する第一の電極および第二の電極を備えた半
導体装置の製造方法において、 基板表面に第一の電極を形成するための第一の導電層を
被着する工程と、 この第一の導電層と異なるエツチング特性を有する保護
膜を前記第一の導電層の表面に形成する工程と、 所望のレジストパターンを前記保護膜の表面に形成し、
このレジストをマスクとして前記保護膜を選択エツチン
グする工程と、 前記選択エツチングされた保護膜をマスクとし、この保
護膜がオーバハング状態になるように第一の導電層を選
択エツチングして、第一の電極を形成する工程と、 第一の電極が形成された基板表面に第二の導電層を被着
することにより第二の電極を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 - （２）近接する第一の電極および第二の電極を備えた半
導体装置の製造方法において、 基板に異なる導電型領域をそれぞれ拡散形成する工程と
、 この基板表面にシリコン酸化膜を成長形成させた後、前
記具なる導電型領域の各々に対応するコンタクトホール
を同時に開孔する工程と、基板表面に第一の電極を形成
するだめの第一の導電層を被着する工程と、 この第一の導電層と異なるエツチング特性を有する保護
膜を前記第一の導電層の表面に形成する工程と、 所望のレジストパターンを前記保護膜の表面に形成し、
このレジストをマスクとして前記保護膜を選択エツチン
グする工程と、 前記選択エツチングされた保護膜をマスクとし、この保
護膜がオーバハング状態になるように第−の導電層を選
択エツチングして、第一の電極を形成する工程と、 第一の電極が形成された基板表面に第二の導電層を被着
することにより第二の電極を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 - （３）近接する第一の電極および第二の電極を備えた半
導体装置の製造方法において、 基板に異なる導電型領域をそれぞれ拡散形成する工程と
、 この基板表面にシリコン酸化膜を成長させた後、前記界
なる導電型領域のうちいづれか一方の導電型領域のコン
タクトホールを開孔する工程と、基板表面に第一の電極
を形成するための第一の導電層を被着する工程と、 この第一の導電層と異なるエツチング特性を有する保護
膜を前記第一の導電層の表面に形成する工程と、 所望のレジストパターンを前記保護膜の表面に形成し、
このレジストをマスクとして前記保護膜を選択エツチン
グする工程と、 前記選択エツチングされた保護膜をマスクとし、この保
護膜がオーバハング状態になるように第一の導電層を選
択工・２チングして、第一の電極を形成する工程と、 前記レジストおよび保護膜をマスクとし、反応性イオン
エツチングによって前記シリコン酸化膜を開孔すること
により、他方の導電型領域のコンタクトホールを形成す
る工程と、 前記他方の導電型領域のコンタクトホールが形成された
基板表面に第二の導電層を被着することにより第二の電
極を形成する工程とを具備したことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108078A JPH0715911B2 (ja) | 1984-05-28 | 1984-05-28 | 高周波トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108078A JPH0715911B2 (ja) | 1984-05-28 | 1984-05-28 | 高周波トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251627A true JPS60251627A (ja) | 1985-12-12 |
| JPH0715911B2 JPH0715911B2 (ja) | 1995-02-22 |
Family
ID=14475312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108078A Expired - Fee Related JPH0715911B2 (ja) | 1984-05-28 | 1984-05-28 | 高周波トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715911B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236675A (en) * | 1975-09-13 | 1977-03-22 | Bayer Ag | Nn*1*2*44triazinee55onn44yl** glycine derivative prepapation method thereof and uses as herbicide |
| JPS5429987A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Forming method of selective vapor-deposition film |
-
1984
- 1984-05-28 JP JP59108078A patent/JPH0715911B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236675A (en) * | 1975-09-13 | 1977-03-22 | Bayer Ag | Nn*1*2*44triazinee55onn44yl** glycine derivative prepapation method thereof and uses as herbicide |
| JPS5429987A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Forming method of selective vapor-deposition film |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715911B2 (ja) | 1995-02-22 |
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