JPS60249370A - 電導度変調型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、絶縁ゲートを有するプレーナ型半導体装置
に関し、特にその破壊耐量の改善に関するものである。

〔従来技術〕

従来のこの種の半導体装置を、パワーＭＯ３ＦＥＴを例
にとって以下に示す。第１図は、パワーＭＯ３ＦＥＴの
断面の一部である。図中１は、第１導電形の半導体基板
、即ち第１導電形の低濃度ドレイン領域、１゛は第１導
電型の高濃度ドレイン領域、２は半導体基板１表面に形
成された、該基板１とは反対の導電形、即ち第２導電形
の半導体領域、２”はその凸部、３は第２導電形半導体
領域２に形成された第１導電形のソース領域（第１導電
形半導体領域）、４は絶縁膜、５はゲート電極、６は絶
縁膜４によりゲート電極５と絶縁されたソース電極、７
はチャネル形成領域、８は１−レイン電極である。

なお、第１図中には図示していないが、第２゜第１導電
形半導体領域２．３の表面とソース電極６との間には、
例えばシリコンとアルミニウムとの合金層が形成されて
おり、これはアルミ電極６形成のシンタ工程において４
３０℃程度に加熱したときに該加熱により上記半導体領
域２．３のシリコンとソース電極６のアルミとが合金化
して形成されるものである。そしてこれはシリコンとア
ルミとの間の電流障壁をなくすものとして機能するもの
である。

パワーＭＯ３ＦＥ’Ｔは、このような基本ユニットが多
数並列接続された構造を有している。

以上のような構成になるパワーＭＯ３ＦＥＴにおいて、
ドレイン電極８とソース電極６間にドレイン電圧を印加
した状態でゲート電極５とソース電極６間にゲート電圧
を印加するとチャネル形成領域７にチャネルが形成され
、ドレイン電極８とソース電極６間にドレイン電流が流
れる。このとき、ゲート電極５とソース電極６間に印加
するゲート電圧を制御することによってドレイン電極８
とソース電極６間を流れるドレイン電流を制御すること
ができる。なおソース電極６による、領域２とソース領
域３の短絡は、チャネル形成領域７の電位を固定させる
ために不可欠である。

パワーＭＯ３ＦＥＴは、少数キャリアの注入。

蓄積が基本的には問題にならないため、高速動作が可能
であるという利点がある半面、バイポーラトランジスタ
、サイリスクのように少数キャリアによる伝導度変調に
より高抵抗領域のＯＮ抵抗が下がるという機構がないた
め、ＯＮ抵抗がバイポーラ素子に較べて大きい。このた
め、パワーＭＯ３ＦＥＴでは活性部の周辺長の増大と、
高抵抗領域１の薄層化が、電流容量増大のために懸案と
なっている。従って高抵抗領域１は、素子の耐圧特性が
許す限り薄くするのが効果的な設計と言える。

それにもかかわらず、第２導電形の半導体領域２に図に
示すような凸部２′が存在するのは、次のような理由に
よる。

第２図は、パワーＭＯ３ＦＥＴの出力特性を示したもの
である。第１図において、凸部２”がない場合、降伏電
流が流れると、このパワーＭＯ３ＦＥＴは瞬時に破壊す
る傾向がある。以下にこの破壊モードの説明を行う。第
３図ｆａ）は、凸部２°がない場合のパワーＭＯ３ＦＥ
Ｔの基本構成単位の断面を示し、第３図（ト））はこの
部分の等価回路を示すものである。今、ソース・ドレイ
ン間に印加した電圧を増大させていき、該電圧がドレイ
ン領域１と領域２間の降伏電圧値に達すると、第３図（
ａ）中に矢印で示した降伏電流が流れる。

そして、ソース領域３の両端では、第３図（ｂｌに示す
ように実質的にバイポーラ・トランジスタＴｒが寄生し
、ている構造となっている。このため、ソース領域３の
下に流れ込む電流Ｊｃは、抵抗Ｒａを経てソース電極６
から流れ出すのであるが、式＋１）の条件を４３すとこ
の寄生トランジスタＴｒが導通する状態が出現する。

０．６　Ｍ＜　Ｊ　ｃ　＊　Ｒａ　・・・・・・（１１
この現象は、パワーＭＯ３ＦＥＴのごく一部の領域でま
ず起こり、寄生トランジスタが導通した後も安定な状態
はとり得す、ブロッキング発振状態に入る。このような
状況で半導体素子は短時間で破壊する。

このモードの破壊は、凸部２゛を形成すれば、降伏は領
域２の中央のみで起こるようになり、ソース領域下の降
伏電流を小さくでき、ソース領域下の抵抗Ｒａを小さく
できることから著しく改善できる。

このように、この従来の構造においてもソース・ドレイ
ン間の降伏現象、即ち一般に言う半導体素子の一次降伏
現象には対処できている。一般にＭＯＳ　ＦＥＴでは、
バイポーラ・トランジスタで深刻な問題となる二次破壊
現象がないと言われているが、本発明の対象となってい
る線形のパワーＭＯ３ＦＥＴには、寄生トランジスタが
あるため二次破壊現象が起きる。

この現象は、高電圧、高速スイッチング動作において起
き易いのであるが、通常のスイッチング・レギュレータ
のように、スイッチング素子に印加される電圧と電流の
位相がずれている場合には全（問題はなく、電流が流れ
たまま高電圧が印加される動作モードで始めて起きる現
象である。

例えば、第４図に示すインバータ回路で高速スイッチン
グを行うと、この二次破壊はたやすく発生する。この回
路で負荷りに流れる電流を制御するためには、対角上に
配置されたパワーＭＯ３ＦＥＴＡ、ＤあるいはＢ、Ｃの
対を任意の割合（時間比）で、ＯＮ、ＯＦＦするように
すればよい。負荷Ｉ、を流れる電流は連続した値をとる
から、パワーＭＯ３ＦＥＴ　Ａ、Ｄの対をＯＦＦにして
おいて、Ｂ、ＣをＯＮ、ＯＦＦする場合、Ｂ。

ＣがＯＦＦの時、負荷りを流れる電流はパワーＭＯ３Ｆ
ＥＴ　Ａ、Ｄと逆並列に接続されている還流ダイオード
Ａｌ、Ｄｉを通って電源Ｖｃｃに戻ることになる。

この還流ダイオードは高速用のものが必要なので、パワ
ーＭＯ３ＦＥＴＡ−Ｄとは別の素子Ａ１〜Ｄ１が接続さ
れているのであるが、第３図に示すようにパワーＭＯ３
ＦＥＴの内部には、ダイオードＤが内蔵されている構造
となっており、このため還流ダイオードを流れるべき還
流電流の一部は、パワーＭＯ３ＦＥＴチップ中を流れる
ことになる。

この状態に続いて、ＯＦＦ状態のパワーＭＯ３ＦＥＴ１
３．ＣにＯＮ信号を入力した時点以降のＡ、Ｄ側還流ダ
イオードＡＩ、ＤＩの電圧（Ｖｄ）波形と、パワーＭＯ
３ＦＥＴ　Ｂ、Ｃに流れる電流（１ｍ）波形の例を第５
図に示す。これは特にパ’７−ＭＯ３ＦＥＴのスイッチ
ング・スピードを制限しなかった場合の波形であり、パ
ワーＭＯ３ＦＥＴ　Ｂ、ＣがＯＮすると、Ａ、　Ｄ側の
還流ダイオードＡＩ、ＤＩのりカバリ−電流がほぼ直線
的に増大していく。この上昇率は、電源電圧（Ｖｃｃ）
と配線のインダクタンス（Ｌｏ）との比Ｖｃｃ／Ｌｏで
決っている。リカバリーしていない間は、還流ダイオー
ドはごく低いインピーダンスの値をとり、パワーＭＯ３
ＦＥＴ　Ｂ、Ｃが電源電圧を保持している。すなわち、
パワーＭＯ３ＦＥＴ　Ｂ、Ｃは電源電圧が印加されたま
ま大電流が流れる状態にさらされる。この状態は、一般
に短絡状態と呼ばれている。Ａ、Ｃ側の素子には、リカ
バリー期間の途中から急峻に電圧が加わり始め、リカバ
リー電流の減衰時に過大なピーク値をとる。

このような短絡状態は、特に高周波動作において還流ダ
イオードのりカバリ−特性が悪い場合、著しいパワー・
ロスをもたらし、パワーＭＯ３ＦＥＴの破壊の原因とな
ることがある。このモードの破壊は、典型としては発熱
による温度上昇が主な要因であり、二次破壊現象ではな
い。

バ’７−ＭＯ３Ｆ″ＥＴで問題となる二次破壊は、上記
説明のＡ、Ｃ側のＭＯＳ　ＦＥＴで起こる。

Ａ、Ｃ側のＭＯＳ　ＦＥＴが破壊するための必要条件は
、次のようなものである。

ｆｌ）　還流電流がＭＯＳ　ＦＥＴに流れること。

（ＭＯＳ　ＦＥＴに直列にダイオードを結線し、還流電
流がもっばら還流ダイオードにのみ流れるようにすると
破壊は起こらない。） （２）還流電流のリカバリ一時間が、還流ダイオードよ
りもＭＯＳ　ＦＥＴの方が長いこと。

（還流ダイオードに高速用でなく通當型を使用すれば破
壊は起きない。） （３）　リカバリー動作時に加わる電圧の立ち上がりが
急峻であること。

（スナバを付は電圧の立上がりを押さえると破壊は起き
ない。） これらは、総てバイポーラ・トランジスタをインバータ
に使用した場合に問題となる二次破壊現象と基本的に同
一である。このモードの二次破壊現象は、次のように説
明しうる。

還流時に僅かでもパワーＭＯ３ＦＥＴに電流が流れ、引
き続きリカバリ一時に急峻な電圧が印加されるまでの間
に、ＭＯＳ　ＦＥＴ内の接合がりカバリ−されきれない
場合を考える。ごのときドレインの高抵抗領域１に残留
している少数キャリアは、電圧が印加されると同時に電
界により加速され、ソース側の領域２に移動していく。

高電圧の立ち上がりが極めて急峻な場合には、残留して
いる少数キャリアが総て領域２に到達するまでに、電界
による少数キャリアのなだれ増倍現象が無視できな（な
り得る。領域２に移動する少数キャリアは、ソース領域
の両端部に形成されている寄生トランジスタＴｒにとっ
てベース電流が供給されていることに相当する。すなわ
ち、少数キャリアのなだれ増倍現象が（１）式で示す条
件をみたせば、寄生トランジスタは導通する。寄生トラ
ンジスタが導通すると、ドレインの高抵抗領域に新たな
キャリアが供給されるわけで、このキャリアがなだれ増
倍現象により、再び寄生トランジスタのベース領域に注
入されるという正帰還ループが成立しうる。

この正帰還ループの存立条件は、基本的にドレインの高
抵抗領域中の電界強度、寄生トランジスタのエミッタ・
ベース間の抵抗値Ｒａ、！＝ｈＦＥ値に依存する。すな
わち電界強度が強く、抵抗値ＲａとｈＦＥが大きいと、
この正帰還は簡単に起り得る。一旦正帰還状態に入ると
、電源電圧が下がり電界強度が小さくならない限りこの
領域の導通は止まることはない。この状況は、素子の局
所領域が、高電圧が印加されたまま大電流密度動作をし
ているわけで、素子は早暁発熱による温度上昇が直接の
原因となって破壊することになる。

バイポーラ・トランジスタの場合は、そもそもＭＯＳ　
ＦＥＴはどの高周波動作をさせないと言う楽な点がある
が、エミッタ・ベース間に逆バイアスを十分印加するこ
とにより、トランジスタに流れる還流時の電流を遮断し
てこのモードの二次破壊からのがれることができる。し
かしながら、パワーＭＯ３ＦＥＴには、バイポーラ・ト
ランジスタのように積極的に還流時の電流を遮断する機
能はない。このため、従来の縦型パワーＭＯ３ＦＥＴに
は、汎用電力用素子としては重大な欠陥があると言わざ
る得ない。

〔発明の概要〕

この発明は、上記のような従来のものの問題点に鑑みて
なされたもので、縦方向に主電流の経路を有するプレー
ナ型半導体装置において、ソース電極と半導体領域との
接触領域に合金層を形成することにより、寄生トランジ
スタのエミッタ・ベース間抵抗値とｈＦＥを小さくして
二次破壊耐量を改善できるプレーナ型半導体装置を提供
することを目的としている。

〔発明の実施例〕 以下、この発明の実施例を図について説明する。

第６図は、本件出願の第１の発明の一実施例の主要部の
断面を示したものである。図中、第１゜３図と同一また
は相当部分は同じ符号で示されている。

本実施例において、従来のものと異なる点は、ソース電
極６が半導体領域２．３と接合している箇所に合金層９
がある点である。この合金層９は深さがソース領域３よ
りも深く形成され、電極接合領域内のＰＮ接合が壊され
ている。そしてこの合金層９を深く形成したことによっ
て、最初第１図の場合と同じ幅に形成されたソース領域
３は、その幅が第１図の場合に較べて狭くなっており、
これにより抵抗値Ｒａが小さくなっており、しかも再結
合中心の密度の高い合金層９が近辺にあることから、ｈ
ＦＥも低下して、寄生トランジスタの動作が起こり難い
構造となっている。

なお深い合金層の形成は、例えばソース電極形成後のシ
ンタ工程の温度を、従来の４３０℃程度より高くするこ
とによって行うことができ、チップの表面状態あるいは
結晶状態の影響があるため単なる温度制御だけで十分な
精度が得られない場合には、ソース電極６形成前にプラ
ズマあるいはイオン注入などの方法で、ソース電極形成
領域内の表面に均一なダメージを与えると十分な精度が
得られ、しかも良い再現性が得られる。

また、第６図と異なり、合金層９の深さがソース領域３
よりも浅い場合には、従来例に較べて抵抗値Ｒａの減少
効果はないのであるが、寄生トランジスタのｈＦＥが低
下する効果は期待できる。

第７図は本件出願の第２の発明の一実施例の主要部の断
面を示したものである。本実施例においては、ソース領
域３の内側に、第２のソース領域３′を有し、少なくと
も２つのソース領域３，３′にまたがる合金層９が形成
されていることを特徴とするものである。第２のソース
領域３″は、還流時にパワーＭＯ３ＦＥＴのダイオード
として動作する面積を小さくすることにより、還流時に
ＭＯＳ　ＦＥＴが分担する電流を減少させる機能を果た
す。

この実施例において留意すべきことは、第２のソース領
域３′自体が新たな寄生トランジスタとなりうろことで
ある。このため合金層９の深さと幅に注意を払う必要が
ある。第７図に示すように、合金層９をソース領域３，
３′間にのみ設ける場合は、第２のソース領域３′の実
質的な幅を第１のソース領域３の実質的な幅よりも狭く
すべきである。また、ソース電極６との接合部全域にわ
たって合金層９を形成する場合には、その深さを第２の
ソース領域３゛よりも浅くする方が望ましい。

第８図は、上記第２の発明の他の実施例の主要部の断面
を示したものである。本実施例においては、第７図の実
施例においてソース電極６の第２−ど 絶縁膜４は、還流時にＭＯＳ　ＦＥＴが分担する電流を
減少させる機能をより徹底させるものである。

なお、第６図、第７図には、中央部の凸部２゛を記載し
てないが、この凸部２゛を設ければより一層の効果があ
ることは明確である。ただ、この第６，７図は、特に低
耐圧用途のように、本発明による改善効果だけでも、実
使用上十分である場合には、凸部２”を除去し、その分
ドレイン高抵抗領域１の厚みを薄＜　ＬＯＮ抵抗の改善
を図ることがでへる例として示したものである。

以上のように、上記第１．第２の発明の実施例では何れ
の場合においても、ソース電極のコンタクト・ホール内
に、半導体材料と金属との合金層を従来の場合より深く
形成するようにしたので、この合金層の深さがソース領
域３よりも浅い場合には、寄生トランジスタのｈＦＥを
下げることができ、この合金層の深さがソース領域３よ
りも深い場合には、ｈＦＥの低下と共に、実効的なソー
ス領域の幅を狭くすることにより抵抗値Ｒａを下げるこ
とができ、これにより、縦型ＭＯ５ＦＥＴの二次破壊耐
量を向上することができる。

また、パワーＭＯ３ＦＥＴについての説明を専ら行って
きたが、パワーＭＯ３ＦＥＴのドレイン低抵抗領域１″
にあたる部分の導電性を反対にした構造を有する絶縁ゲ
ート・トランジスタと言われている素子において、該素
子の最大の問題玉 刷トランジスタに相当する部分の動作を抑制することが
鍵であることから、本発明をそのまま適用できることは
明らかである。

〔発明の効果〕

以上のように、この発明によれば、縦方向に主電流の経
路を有するプレーナ型半導体装置において、ソース電極
と半導体領域の接触領域に合金層を形成するようにした
ので、寄生トランジスタのベース・エミッタ間抵抗値と
ｈＦＥを小さくでき、二次破壊耐量を向上できる効果が
ある。

【図面の簡単な説明】

第１図は従来のパワーＭＯ３ＦＥＴの断面図、第２図は
従来のパワーＭＯ３ＦＥＴの出力特性を示す図、第３図
（ａｌは第２導電型領域に凸部２”がない場合のパワー
ＭＯ３ＦＥＴの基本構成単位の断面図、第３図（ｂｌは
第３図（ａ）の等価回路を示す図、第４図はパワーＭＯ
３ＦＥＴを使ったインバータの回路図、第５図は第４図
における還流ダイオードの電圧波形とパワーＭＯ３ＦＥ
Ｔに流れる電流波形を示す図、第６図は本件出願の第１
の発明の一実施例によるプレーナ型半導体装置の断面図
、第７図及び第８図は本件出願の第２の発明の第１．第
２の実施例の断面図である。 図中、１は第１導電形の低濃度ドレイン領域（半導体基
板）、１′は第１導電形の高濃度ドレイン領域、２は第
２導電形半導体領域、２”は第２導電形半導体領域の凸
部、３．３′は第１．第２電極、７はチャネル形成領域
、８はドレイン電極、９は合金層である。 なお図中同一符号は同−又は相当部分を示す。 代理人　大岩増雄 第１図 ４ノ １ 第２図 ソース　ドにインＭｆ、瓦　−一一一 第３図 第４図 第５図 時Ｍ 第６図 第７図 第８図 手続補正書（自発） ５９　ｉ２２９ 昭和　年　月　日 ２、発明の名称 ブレーナ型半導体装置 ３、補正をする者 事件との関係　特許出願人 住　所　東京都千代田区丸の内二丁目２番３号名　称　
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住　所　東京都千代田区丸の内二丁目２番３号５、補正
の対象 明細書の発明の詳細な説明の欄、及び図面（第１図） ６、補正の内容 ＋１１　明細書第１８頁第４行の［第６図、第７図−を
「第７図、第８図」に訂正する。 （２）　同第１８頁第７行の「「第６，７図」を「第７
．８図」に訂正する。 （３）　第１図を別紙の通り訂正する。 以上 第１図

Claims (1)

1. 【特許請求の範囲】 （１，１第１導電形の半導体基板の基板表面に第１導電
   形と反対の第２導電形の半導体領域が複数形成され、該
   各第２導電形半導体領域の表面領域にその中央部を開け
   て第１導電形半導体領域が形成され、上記第１導電形の
   半導体基板と第１導電形半導体領域との間の第２導電形
   半導体領域の表面上に絶縁膜を介してゲート電極が形成
   され、上記第１．第２導電形の半導体領域を短絡させる
   電極が該各年導体領域の表面上に形成されている縦方向
   に主電流の経路を有するブレーナ型半導体装置において
   、上記各第２導電形半導体領域における上記第１導電形
   半導体領域の中央部に相当する領域に合金層を形成した
   ことを特徴とするプレーナ型半導体装置。 （２）上記合金層が、上記第１導電形半導体領域と同程
   度の深さに形成されていることを特徴とする特許請求の
   範囲第１項記載のブレーナ型半導体装置。 （３）上記合金層が、上記半導体基板の半導体材料と金
   属との合金からなることを特徴とする特許請求の範囲第
   １項または第２項記載のプレーナ型半導体装置。 （４ン　上記半導体基板の基板表面と反対側の面金面に
   第２導電形半導体領域が形成されていることを特徴とす
   る特許請求の範囲第１項ないし第３項のいずれかに記載
   のプレーナ型半導体装置。 （５）　第１導電形の半導体基板の基板表面に第１導電
   形と反対の第２導電形の半導体領域が複数形成され、該
   各第２導電形半導体領域の表面領域にその中央部を開け
   て第１の第１導電形半導体領域が形成され、該第１の第
   １導電形半導体領域の中央部に第２の第１導電形半導体
   領域が形成され、上記第１導電形の半導体基板と第１導
   電形半導体領域との間の第２導電形半導体領域の表面上
   に絶縁膜を介してゲート電極が形成され、上記第２導電
   形半導体領域と上記第１．第２の第１導電形半導体領域
   とを短絡させる電極が該各年導体領域の表面上に形成さ
   れている縦方向に主電流の経路を有するプレーナ型半導
   体装置において、上記各第２導電形の半導体領域におけ
   る上記第１．第２の第１導電形半導体領域の間の領域に
   合金層を成形したことを特徴とするプレーナ型半導体装
   置。 （６）上記合金層が、上記第１導電形半導体領域と同程
   度の深さに形成されていることを特徴とする特許請求の
   範囲第５項記載のプレーナ型半導体装置。 （７）上記合金層が、上記半導体基板の半導体材料と金
   属との合金からなることを特徴とする特許請求の範囲第
   ５項または第６項記載のプレーナ型半導体装置。 （８）上記第２の第１導電形半導体領域上の少なくとも
   一部の領域に絶縁膜が形成されていることを特徴とする
   特許請求の範囲第５項ないし第７項のいずれかに記載の
   プレーナ型半導体装置。 （９）上記半導体基板の基板表面と反対側の面金面に第
   ２導電形半導体領域が形成されていることを特徴とする
   特許請求の範囲第５項ないし第８項のいずれかに記載の
   プレーナ形半導体装置。