JPS6024664A - バスインタ−フエ−ス装置 - Google Patents
バスインタ−フエ−ス装置Info
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- JPS6024664A JPS6024664A JP59005876A JP587684A JPS6024664A JP S6024664 A JPS6024664 A JP S6024664A JP 59005876 A JP59005876 A JP 59005876A JP 587684 A JP587684 A JP 587684A JP S6024664 A JPS6024664 A JP S6024664A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
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- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
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- Bus Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明はＭ本のラインを有するバスを介して中央制御装
置に接続されている２Ｍ個のデータ処理ユニットにおい
て中央制御装置とデータ処理ユニットとの間で情報ビッ
トの転送が可能であるようなデータ処理システムのため
のバスインターフェース装置、とりわけ久方情報ピッ１
〜を再生しバスのアクセスを要求しているデータ処理ユ
ニツ１−を識別するためのバスインターフェース装置に
関する。
置に接続されている２Ｍ個のデータ処理ユニットにおい
て中央制御装置とデータ処理ユニットとの間で情報ビッ
トの転送が可能であるようなデータ処理システムのため
のバスインターフェース装置、とりわけ久方情報ピッ１
〜を再生しバスのアクセスを要求しているデータ処理ユ
ニツ１−を識別するためのバスインターフェース装置に
関する。
［背景技術］
一般にデータ処理システムにおいてはデータ処理ユニッ
トはバスを介して中央制御装置に接続されている。バス
を介して中央制御装置からデータ処理ユニツ１〜へ、ま
たはその逆にバイトの転送が行なわれる。こうしたバイ
トがＭ個のビットから成る場合、データ処理ユニツｌ〜
から中央処理装置へＭ個のビットを転送するために、バ
スはＭ本のラインを有していなければならな〜い。
トはバスを介して中央制御装置に接続されている。バス
を介して中央制御装置からデータ処理ユニツ１〜へ、ま
たはその逆にバイトの転送が行なわれる。こうしたバイ
トがＭ個のビットから成る場合、データ処理ユニツｌ〜
から中央処理装置へＭ個のビットを転送するために、バ
スはＭ本のラインを有していなければならな〜い。
ＮＲＺコード形式によって、時間間隔ｔの間にハイまた
はローの電圧レベルが、各々のラインを介して送られる
ビットを現わすようなデータ処理システムがいくつかあ
る。ＮＲＺコード形式によるピッ１〜の表現は簡単では
あるが、ビットの受取り終了時にビットを再生するため
に何らかの再同期手段が必要である。
はローの電圧レベルが、各々のラインを介して送られる
ビットを現わすようなデータ処理システムがいくつかあ
る。ＮＲＺコード形式によるピッ１〜の表現は簡単では
あるが、ビットの受取り終了時にビットを再生するため
に何らかの再同期手段が必要である。
データ処理ユニットがバスのアクセスを要求する場合に
は、データ処理ユニットは割り振られたバスのラインを
介してバス要求ピッ１−を送る。例えばユニットＯはラ
インＯを介してバス要求ピッ１−を送り、ユニツ１−１
はライン１を介してバス要求ピッ１〜を送る。従って接
続されるユニットの数が多くなればなるほど必要なライ
ンの数も増える。
は、データ処理ユニットは割り振られたバスのラインを
介してバス要求ピッ１−を送る。例えばユニットＯはラ
インＯを介してバス要求ピッ１−を送り、ユニツ１−１
はライン１を介してバス要求ピッ１〜を送る。従って接
続されるユニットの数が多くなればなるほど必要なライ
ンの数も増える。
あるいはより複雑な変換方法１例えば複数本のラインに
出される要求を符合化し且つ競合を防ぐための適切なア
ルゴリズムを使用するような方法を用いなければならな
い。
出される要求を符合化し且つ競合を防ぐための適切なア
ルゴリズムを使用するような方法を用いなければならな
い。
非常に多くのラインを有するバスを使用するシステムは
コストがかさむ。さらに最近では多くの回路が縮小化さ
れており、そのためかさばった接続ケーブルや入出力コ
ネクタは装備上の問題となる。またラインの数が増えれ
ばラインの特性（インピーダンス、信号伝播時間等）の
変化も避けられない。
コストがかさむ。さらに最近では多くの回路が縮小化さ
れており、そのためかさばった接続ケーブルや入出力コ
ネクタは装備上の問題となる。またラインの数が増えれ
ばラインの特性（インピーダンス、信号伝播時間等）の
変化も避けられない。
前述の複雑な変換方法は組合回路、およびどのユニット
がバスのアクセスを要求したのかを判定するための決定
回路を必要とし、これらの処理のための時間を要する。
がバスのアクセスを要求したのかを判定するための決定
回路を必要とし、これらの処理のための時間を要する。
［発明の目的］
本発明の目的は入力情報ビットを再生して、情報ビット
転送のためにバスがＭ本のラインを有するだけで２Ｍ個
のデータ処理ユニットのどのデータ処理ユニツｌ−がバ
スのアクセスを要求しているのかを識別する能力を備え
た簡単なバスインターフェース装置を提供することであ
る。
転送のためにバスがＭ本のラインを有するだけで２Ｍ個
のデータ処理ユニットのどのデータ処理ユニツｌ−がバ
スのアクセスを要求しているのかを識別する能力を備え
た簡単なバスインターフェース装置を提供することであ
る。
［発明の概要コ
データ処理ユニットおよび中央制御装置は互にバイトを
受け取るために、そのいずれにも本発明によるバスイン
ターフェース装置を備えており、バスインターフェース
装置は少なくともＭ個の受信回路を有し、それらはバス
のラインの１本１本に対応している。各々の受信回路は
、バスの対応するラインを介して、各々のピッ１−周期
ｔの間においてハイまたはローの電圧レベルによって現
わさ九るビットの再生を行う。
受け取るために、そのいずれにも本発明によるバスイン
ターフェース装置を備えており、バスインターフェース
装置は少なくともＭ個の受信回路を有し、それらはバス
のラインの１本１本に対応している。各々の受信回路は
、バスの対応するラインを介して、各々のピッ１−周期
ｔの間においてハイまたはローの電圧レベルによって現
わさ九るビットの再生を行う。
各々の受信回路は第１および第２のフリップフロップを
有する。第１のフリップフロップはデータ入力を有し、
そこへバスからのビット列が印加さ肛る。第１のフリッ
プフロップはビット周期の２倍の周期を持った第１のク
ロックパルスの立上りでビット列の入力レベルを出力し
、第１のクロックパルスの立ち下がりで復元される。第
２のフリップフロップはデータ入力を有し、そこへバス
からのビット列が印加される。第２のフリップフロップ
は第１のクロックパルスの立ち下りでピッ１〜列の入力
レベルを出力し、第１のクロックパルスの立上りで復元
される。
有する。第１のフリップフロップはデータ入力を有し、
そこへバスからのビット列が印加さ肛る。第１のフリッ
プフロップはビット周期の２倍の周期を持った第１のク
ロックパルスの立上りでビット列の入力レベルを出力し
、第１のクロックパルスの立ち下がりで復元される。第
２のフリップフロップはデータ入力を有し、そこへバス
からのビット列が印加される。第２のフリップフロップ
は第１のクロックパルスの立ち下りでピッ１〜列の入力
レベルを出力し、第１のクロックパルスの立上りで復元
される。
これら２つのプリンプロップの出力はＯＲ回路によって
ＯＲされる。こうしてＯＲ回路が元のビット列を再生し
て、データ処理ユニットまたは中央制御装置がこのビッ
ト列を利用する。
ＯＲされる。こうしてＯＲ回路が元のビット列を再生し
て、データ処理ユニットまたは中央制御装置がこのビッ
ト列を利用する。
２Ｍ個のデータ処理ユニットはＭ個からなる第１のグル
ープと、他のＭ個から成る第２のグループとに分けられ
る。第１のグループの各々のデータ処理ユニットはバス
が空き状態である場合に第１のクロックパルスと同じ周
期でπ／２だけ位相の異なる第２のクロックパルスの第
１段階においてＭ本のラインの１本を介してバス要求ビ
ットを転送する。第２のクループの各々のデータ処理ユ
ニッ１−はバスが空き状態である場合に第２のクロツク
パルスの第２の段階においてＭ本のラインの１本を介し
てバス要求ビットを転送する。中央制御装置に備えられ
たバスインターフェース装置の各々の受信回路はＭ本の
パスラインのそれぞれに対応しており、これらの受信回
路は次のような機能を持つ第３および第４のノリツブフ
ロップをさらに備えている。第３のフリップフロップは
第１のフリップフロップの出力に接続された入力を有し
ハスが空き状態である場合に第１のフリップフロップの
出力を記憶して、第１のグループの対応するデータ処理
ユニットからのバス要求ビットを供給する。第４のフリ
ップフロップは第２のフリップフロップの出力に接続さ
れた入力を有しバスが空き状態である場合に第２のフリ
ップフロップの出力を記憶して、第２のグループの対応
するデータ処理ユニツ１〜からのバス要求ピッ１〜を供
給する。
ープと、他のＭ個から成る第２のグループとに分けられ
る。第１のグループの各々のデータ処理ユニットはバス
が空き状態である場合に第１のクロックパルスと同じ周
期でπ／２だけ位相の異なる第２のクロックパルスの第
１段階においてＭ本のラインの１本を介してバス要求ビ
ットを転送する。第２のクループの各々のデータ処理ユ
ニッ１−はバスが空き状態である場合に第２のクロツク
パルスの第２の段階においてＭ本のラインの１本を介し
てバス要求ビットを転送する。中央制御装置に備えられ
たバスインターフェース装置の各々の受信回路はＭ本の
パスラインのそれぞれに対応しており、これらの受信回
路は次のような機能を持つ第３および第４のノリツブフ
ロップをさらに備えている。第３のフリップフロップは
第１のフリップフロップの出力に接続された入力を有し
ハスが空き状態である場合に第１のフリップフロップの
出力を記憶して、第１のグループの対応するデータ処理
ユニットからのバス要求ビットを供給する。第４のフリ
ップフロップは第２のフリップフロップの出力に接続さ
れた入力を有しバスが空き状態である場合に第２のフリ
ップフロップの出力を記憶して、第２のグループの対応
するデータ処理ユニツ１〜からのバス要求ピッ１〜を供
給する。
以下データ処理ユニットは単にユニツ１−と記す。
［実施例の説明］
第１図に示すように２Ｍ個のユニットＵ−０、Ｕ−１、
・・・・、Ｕ−ｉ、・・・・、Ｕ−２Ｍ−１が共有のバ
ス２を介して中央制御装置（Ｃ，Ｃｔｌ） １に接続さ
れているような状況において本発明のハスインターフェ
ース装置を利用できる。ＣＣＵｌは中央処理装置または
通信制御装置であってもよい。
・・・・、Ｕ−ｉ、・・・・、Ｕ−２Ｍ−１が共有のバ
ス２を介して中央制御装置（Ｃ，Ｃｔｌ） １に接続さ
れているような状況において本発明のハスインターフェ
ース装置を利用できる。ＣＣＵｌは中央処理装置または
通信制御装置であってもよい。
本発明の実施例ではユニットの数２Ｍは１６であるがこ
れはどんな数でもよい。
れはどんな数でもよい。
ＣＣＵＩは入力バス２−Ｅのラインを介して多数のユニ
ットへ情報ビットを送り、出力バス２−８のラインを介
して多数のユニットから情報ピッ１−を受け取る。
ットへ情報ビットを送り、出力バス２−８のラインを介
して多数のユニットから情報ピッ１−を受け取る。
バス２は実施例では１０本のラインを有しており、Ｄｏ
ないしＤ７と名付けられたＭ本（実施例では８本）のラ
インは１バイトを形成するデータピッ１−または制御ビ
ットを通過させ、ラインＩ）はパリティピッｌ−Ｐを、
またラインＣは制御ピッ１−〇を通過させる。制御ビッ
トＣはラインＤＯないしＤ７のビットがデータビットで
あるかまたは制御ビットであるかを示すピッ１−である
。
ないしＤ７と名付けられたＭ本（実施例では８本）のラ
インは１バイトを形成するデータピッ１−または制御ビ
ットを通過させ、ラインＩ）はパリティピッｌ−Ｐを、
またラインＣは制御ピッ１−〇を通過させる。制御ビッ
トＣはラインＤＯないしＤ７のビットがデータビットで
あるかまたは制御ビットであるかを示すピッ１−である
。
ＣＣＵＩのクロック回路３はビット周期の２倍の周期を
有する２つのクロックパルスＣＬＫＩおよびＣＬＫ２を
ライン４およびライン５にそれぞΣ れ供給する。２つのクロックパルスは位相がπ／２だけ
ずれている。これは第５図に示す。
有する２つのクロックパルスＣＬＫＩおよびＣＬＫ２を
ライン４およびライン５にそれぞΣ れ供給する。２つのクロックパルスは位相がπ／２だけ
ずれている。これは第５図に示す。
ユニットＵ−０ないしＵ−１５におけるユニツｊ・の猜
成要素は、そのユニットに対応して同じ番号を付記する
。
成要素は、そのユニットに対応して同じ番号を付記する
。
各々のユニッ１〜Ｕ −ｉに含まれる本発明のバスイン
ターフェース装置６−ｉは複数個の受信回路を有する。
ターフェース装置６−ｉは複数個の受信回路を有する。
第２図に示すように、各受信回路は入力バス２−Ｅのラ
インを介して受け取ったビットを再生する。
インを介して受け取ったビットを再生する。
バスインターフェース装置６−ｉの与える入力ビツ１〜
Ｄｏ−ＥないしＤ７−Ｅ、Ｉ）−Ｅ、およびＣ−Ｅを、
論理処理回路７−ｉが使用する。
Ｄｏ−ＥないしＤ７−Ｅ、Ｉ）−Ｅ、およびＣ−Ｅを、
論理処理回路７−ｉが使用する。
論理処理回路７−ｉが発生する出力ビッ１〜Ｄ、０−８
ないしＤ７−８．Ｐ−８、およびＣ−Ｓは出力バス２−
８を介してＣＣ１Ｊ、１に送られ、ＣＣＵｌにあるバス
インターフェース装置８がこれを受け取る。バスインタ
ーフェース装置８・はバスインターフェース装置６−ｉ
と同じように動作し、ライン４からクロックパルスＣＬ
ＫＩを受け取る。
ないしＤ７−８．Ｐ−８、およびＣ−Ｓは出力バス２−
８を介してＣＣ１Ｊ、１に送られ、ＣＣＵｌにあるバス
インターフェース装置８がこれを受け取る。バスインタ
ーフェース装置８・はバスインターフェース装置６−ｉ
と同じように動作し、ライン４からクロックパルスＣＬ
ＫＩを受け取る。
バスインターフェース装置８は、どのユニットがバスの
アクセスを要求したのかを判断するのに役立つ。バスイ
ンターフェース装置８は、パリティビットＰおよび制御
ピッＩ−Ｃを受け取る受信回路とラインＤｏないしＤ７
に接続された受信回路とを有している。ラインＤＯない
しＤ７に接続された受信回路はユニツ１−から受け取っ
てピッ１−を再生してそれらの受信ピッｌ−Ｄ Ｏない
しＤ７を供給し、更に１６個の出力９−〇ないし９−１
５を発生する。出力９−０ないし９−１５は、どのユニ
ットがバスの要求を出したかを示す信号である。
アクセスを要求したのかを判断するのに役立つ。バスイ
ンターフェース装置８は、パリティビットＰおよび制御
ピッＩ−Ｃを受け取る受信回路とラインＤｏないしＤ７
に接続された受信回路とを有している。ラインＤＯない
しＤ７に接続された受信回路はユニツ１−から受け取っ
てピッ１−を再生してそれらの受信ピッｌ−Ｄ Ｏない
しＤ７を供給し、更に１６個の出力９−〇ないし９−１
５を発生する。出力９−０ないし９−１５は、どのユニ
ットがバスの要求を出したかを示す信号である。
出力９−０ないし９−１５は競合回避回路１０に接続さ
れており、競合回避回路１０がハスの要求を出している
ユニツ１〜を選択してバスのアクセスを許可する。こう
した競合回避は資源を共有するような状況において通常
行なわれている。
れており、競合回避回路１０がハスの要求を出している
ユニツ１〜を選択してバスのアクセスを許可する。こう
した競合回避は資源を共有するような状況において通常
行なわれている。
本発明に従ってバスインターフェース装置８においてバ
スのラインの数を減することが可能である。従来のシス
テムでは、バスのアクセスを要求するユニットはそれに
割当てられている１本のラインを活動化する。従って１
６個のユニットを有する場合にはバスは１６本のライン
ＤｏないしＤ１５が必要である。
スのラインの数を減することが可能である。従来のシス
テムでは、バスのアクセスを要求するユニットはそれに
割当てられている１本のラインを活動化する。従って１
６個のユニットを有する場合にはバスは１６本のライン
ＤｏないしＤ１５が必要である。
本発明に従ってユニットは２つのクループ、グループＯ
およびグループ１に分けられる。グループＯは偶数番号
のユニッ１−０ないし１４、グループ１は奇数番号のユ
ニット１ないし１５である。
およびグループ１に分けられる。グループＯは偶数番号
のユニッ１−０ないし１４、グループ１は奇数番号のユ
ニット１ないし１５である。
ユニットＵ−ｉがバスのアクセスを要求する場合は、バ
ス要求ビットをライン１１−１に発生する。この信号は
Ｄタイプのフリップフロップ１２−１のＤ入力に印加さ
れる。
ス要求ビットをライン１１−１に発生する。この信号は
Ｄタイプのフリップフロップ１２−１のＤ入力に印加さ
れる。
グループ０のユニットにおいてフリップフロップ１２−
１のクロック人力ＣがクロックパルスＣＬＫ２を受け取
り、グループ１のユニットにおいてフリップフロップ１
２−１のクロック入力ＣがクロックパルスＣＬＫ２ （
クロックパルスＣＬＫ２がインバータ１５−１によって
反転されたもの）を受け取る。
１のクロック人力ＣがクロックパルスＣＬＫ２を受け取
り、グループ１のユニットにおいてフリップフロップ１
２−１のクロック入力ＣがクロックパルスＣＬＫ２ （
クロックパルスＣＬＫ２がインバータ１５−１によって
反転されたもの）を受け取る。
システムが空いている場合すなわち出力バス２−Ｓのラ
インにビット転送が全く行なわれない場合は、フリップ
フロップ１２−１の出力は、ライン１４−１に発生され
るバスフリー信号によって活動化されるＡＮＤゲーｌ−
１３−ｉを介して、論理処理回路７−ｉのラインに印加
される。本発明の良好な実施例においては、ユニットｔ
Ｊ−０およびＵ−１を第１のユニットとして、２つのユ
ニツＩ〜からのそれぞれのバス要求ビットはＡＩ’ｊＤ
ゲーと１３−０および１３−１を介してラインＤＯ−８
に印加される。第１図には示していないが、ユニットＵ
−２およびＵ−３を第２のユニットとして、２つのユニ
ットからのそれぞれのバス要求ビットはＡＮＤゲート１
３−２および１３−３を介してラインＤｌ−８に印加さ
れる。以下同様にして、ユニツ１〜Ｕ−１４およびＵ
−１，５を最後のユニットとして、２つのユニツ１−か
らのそれぞれの′バス要求ビットはラインＤ７−８に印
加される。
インにビット転送が全く行なわれない場合は、フリップ
フロップ１２−１の出力は、ライン１４−１に発生され
るバスフリー信号によって活動化されるＡＮＤゲーｌ−
１３−ｉを介して、論理処理回路７−ｉのラインに印加
される。本発明の良好な実施例においては、ユニットｔ
Ｊ−０およびＵ−１を第１のユニットとして、２つのユ
ニツＩ〜からのそれぞれのバス要求ビットはＡＩ’ｊＤ
ゲーと１３−０および１３−１を介してラインＤＯ−８
に印加される。第１図には示していないが、ユニットＵ
−２およびＵ−３を第２のユニットとして、２つのユニ
ットからのそれぞれのバス要求ビットはＡＮＤゲート１
３−２および１３−３を介してラインＤｌ−８に印加さ
れる。以下同様にして、ユニツ１〜Ｕ−１４およびＵ
−１，５を最後のユニットとして、２つのユニツ１−か
らのそれぞれの′バス要求ビットはラインＤ７−８に印
加される。
２つのクロックパルスＣＬＫＩおよびＣＬＫ２は位相が
π／２だけ異なる。グループＯのユニットからのバス要
求ビットはクロックパルスＣＬＫ２の第１の段階（実施
例ではクロックパルスＣＬＫ２がハイである時）の間に
ラインＤＯないしＤ７に印加され、グループ１のユニッ
トからのバス要求ビットはタロツクパルスＣＬＫ２の第
２の段階（実施例ではクロックパルスＣＬＫ２がローで
ある時）の間に同じラインに印加される。
π／２だけ異なる。グループＯのユニットからのバス要
求ビットはクロックパルスＣＬＫ２の第１の段階（実施
例ではクロックパルスＣＬＫ２がハイである時）の間に
ラインＤＯないしＤ７に印加され、グループ１のユニッ
トからのバス要求ビットはタロツクパルスＣＬＫ２の第
２の段階（実施例ではクロックパルスＣＬＫ２がローで
ある時）の間に同じラインに印加される。
第２図について説明を行う。バスインターフェース装置
６− ｉおよび８に印加されかつ再生されるべきデータ
ビットまたは制御ビットをＡに示す。
６− ｉおよび８に印加されかつ再生されるべきデータ
ビットまたは制御ビットをＡに示す。
これらのビット列は各々のビット周期内においてハイま
たはローの状態となっている。第２図にはバスインター
フェース装置においてビットを再生するために使用する
クロックパルスＣＬＫＩおよびＣＬＫＩを示す。さらに
その中で発生される信号Ｘおよび信号Ｙも示しである。
たはローの状態となっている。第２図にはバスインター
フェース装置においてビットを再生するために使用する
クロックパルスＣＬＫＩおよびＣＬＫＩを示す。さらに
その中で発生される信号Ｘおよび信号Ｙも示しである。
バスインターフェース装置の出力において得られるビッ
ト列をＢに示す。
ト列をＢに示す。
第３図について説明を行う。第３図にはバスインターフ
ェース装置６− ｉにおいて入力バス２−Ｅのラインの
１つに関連する受信回路の１つが示しである。この受信
回路は入力バス２−Ｅのラインからの入力ピッＩ・列Ａ
を再生する。バスインターフェース装置６− ｉにおい
て１本のラインにつき１個の受信回路を備えている。バ
スインターフェース装置８においてはパリティビットＰ
および制御ビットＣを受け取るためにこれと同じ受信回
路がさらに２個使用さｈている。
ェース装置６− ｉにおいて入力バス２−Ｅのラインの
１つに関連する受信回路の１つが示しである。この受信
回路は入力バス２−Ｅのラインからの入力ピッＩ・列Ａ
を再生する。バスインターフェース装置６− ｉにおい
て１本のラインにつき１個の受信回路を備えている。バ
スインターフェース装置８においてはパリティビットＰ
および制御ビットＣを受け取るためにこれと同じ受信回
路がさらに２個使用さｈている。
各々の受信回路は２つのフリップフリップ３０および３
１を有する。それぞれのフリップフロップのデータ入力
は入力ビツト列Ａを受け取る。フリップフロップ３０は
２つのクロック（Ｃ，）入力３２および３３を有してお
り、そこにはそれぞれクロックパルスＣＬＫＩおよびク
ロックパルスＣＬＫＩ （クロックパルスＣＬＫＩをイ
ンバータ３４によって反転したもの）が供給されている
。
１を有する。それぞれのフリップフロップのデータ入力
は入力ビツト列Ａを受け取る。フリップフロップ３０は
２つのクロック（Ｃ，）入力３２および３３を有してお
り、そこにはそれぞれクロックパルスＣＬＫＩおよびク
ロックパルスＣＬＫＩ （クロックパルスＣＬＫＩをイ
ンバータ３４によって反転したもの）が供給されている
。
同様にフリップフロップ３１は２つのクロック（Ｃ）入
力３５および３６を有し、そこにはそれぞれクロックパ
ルスＣＬＫＩおよびクロックパルスＣＬＫＩが供給され
ている。
力３５および３６を有し、そこにはそれぞれクロックパ
ルスＣＬＫＩおよびクロックパルスＣＬＫＩが供給され
ている。
第２図のＡに示すように、各々の受信回路が受け取る入
力ビツト列はＮＲＺコード形式で符号化されている。す
なわちクロックパルスＣＬＫＩの半分の周期に等しい時
間において電圧がハイであるかまたはローであるかによ
って１または０を表わす。
力ビツト列はＮＲＺコード形式で符号化されている。す
なわちクロックパルスＣＬＫＩの半分の周期に等しい時
間において電圧がハイであるかまたはローであるかによ
って１または０を表わす。
従ってフリップフロップ３０はクロックパルスＣＬＫＩ
の立ち上がり時に入力ビツト列の状態（ハイレベルまた
はローレベル）を伝達し、クロックパルスＣＬＫＩの立
ち下がり時に元の状態に戻る。フリップフロップ３０の
出力は第２図のＸに示す。
の立ち上がり時に入力ビツト列の状態（ハイレベルまた
はローレベル）を伝達し、クロックパルスＣＬＫＩの立
ち下がり時に元の状態に戻る。フリップフロップ３０の
出力は第２図のＸに示す。
フリップフロップ３１はクロックパルスＣＬＫ１の立ち
上がり時に人力ピッ１へ列の状態（ハイレベルまたはロ
ーレベル）を伝達し、クロックパルスＣＬＫＩの立ち下
がり時に邪の状態に戻る。フリップフロップ３１の出力
は第２図のＹに示す。
上がり時に人力ピッ１へ列の状態（ハイレベルまたはロ
ーレベル）を伝達し、クロックパルスＣＬＫＩの立ち下
がり時に邪の状態に戻る。フリップフロップ３１の出力
は第２図のＹに示す。
第２図の例に示すように、半周期７の間Ｘはハイレベル
となり、半周期２および半周期６の間Ｙはハイレベルと
なる。
となり、半周期２および半周期６の間Ｙはハイレベルと
なる。
フリップフロップ３０および３１の出力ＸおよびＹはＯ
’Ｒ回路３７の入力に印加され、ＯＲ回路３７はライン
３８に出力Ｂを供給する。
’Ｒ回路３７の入力に印加され、ＯＲ回路３７はライン
３８に出力Ｂを供給する。
第４図について説明を行う。バスインターフェース装置
８の受信回路は、出力バス２−８のラインＤＯないしＤ
７を介して送られてくるビットを再生して、バスのアク
セスを要求しているユニットの識別を行う。バスインタ
ーフェース装置８の受信回路を第４図に示す。
８の受信回路は、出力バス２−８のラインＤＯないしＤ
７を介して送られてくるビットを再生して、バスのアク
セスを要求しているユニットの識別を行う。バスインタ
ーフェース装置８の受信回路を第４図に示す。
２種類のフリップフロップＴＸおよびＴＹ （４０−０
乃至４０−７．４１−１ないし４ｌ−７）、ならびにＯ
Ｒ回路（４，７−０ないし４７−７）は出力バス２−８
のラインＤＯないしＤ７の各々のラインに対応し、第３
図のフリップフロップ３０及び３１、ならびにＯＲ回路
３７と同様に備えられている。フリップフロップの入力
４２および４６（第３図のフリップフロップの入力３２
および３６に対応している）は、クロックパルスＣＬ
Ｋ１を受け取り、同時に入力４３および４５（第３図の
フリップフロップの入力３３および３５の対応している
）はクロックパルスＣＬＫＩ （クロックパルスＣＬＫ
Ｉがインバータ４４によって反転されたもの）を受け取
る。
乃至４０−７．４１−１ないし４ｌ−７）、ならびにＯ
Ｒ回路（４，７−０ないし４７−７）は出力バス２−８
のラインＤＯないしＤ７の各々のラインに対応し、第３
図のフリップフロップ３０及び３１、ならびにＯＲ回路
３７と同様に備えられている。フリップフロップの入力
４２および４６（第３図のフリップフロップの入力３２
および３６に対応している）は、クロックパルスＣＬ
Ｋ１を受け取り、同時に入力４３および４５（第３図の
フリップフロップの入力３３および３５の対応している
）はクロックパルスＣＬＫＩ （クロックパルスＣＬＫ
Ｉがインバータ４４によって反転されたもの）を受け取
る。
第３図において説明した同じ方法で、ＯＲ回路４７−０
ないし４７−７は受信ビットを供給し、ＣＣＵＩがそれ
らを受け取って処理を行う。
ないし４７−７は受信ビットを供給し、ＣＣＵＩがそれ
らを受け取って処理を行う。
第１図のところで説明したように入力ラインＤＯないし
Ｄ７はそれぞれ、パイのアクセスの要求を表わすピッ１
〜を、対応するユニットから受け取る。
Ｄ７はそれぞれ、パイのアクセスの要求を表わすピッ１
〜を、対応するユニットから受け取る。
第５図から示すように、グループ０のユニットは、クロ
ックパルスＣＬＫ２がハイレベルである０、２．４．６
．８および１０の段階において、ラインＤｏないしＤ７
にバス要求ビットを出す。
ックパルスＣＬＫ２がハイレベルである０、２．４．６
．８および１０の段階において、ラインＤｏないしＤ７
にバス要求ビットを出す。
グループ１のユニツ１〜は、クロックパルスＣＬＫ２が
ローレベルである１、３．５．７、および９の段階にお
いて、ラインＤｏないしＤ７にバス要求ビットを出す。
ローレベルである１、３．５．７、および９の段階にお
いて、ラインＤｏないしＤ７にバス要求ビットを出す。
今、クロックパルスＣＬＫ２の段階２および段階８にお
いて、ラインＤｏないしＤ７の１本以上に要求を出した
と仮定すると、フリップフロップ４０−０ないし４０−
７のうちのハイレベルの信号を受け取ったフリップフロ
ップは、タロツクパルスＣＬＫＩの立ち上がりで状態を
変更して、ハイレベルの信号を発生する。
いて、ラインＤｏないしＤ７の１本以上に要求を出した
と仮定すると、フリップフロップ４０−０ないし４０−
７のうちのハイレベルの信号を受け取ったフリップフロ
ップは、タロツクパルスＣＬＫＩの立ち上がりで状態を
変更して、ハイレベルの信号を発生する。
フリップフロップ４０−０ないし４０−７の出力はフリ
ップフロップ４８−０ないし４８−７の入力に接続され
ており、フリップフロップ４８−〇ないし４８−７はバ
スが空き状態である場合にフリップフロップ４０−０な
いし４０−７の出力の状態を記憶する。
ップフロップ４８−０ないし４８−７の入力に接続され
ており、フリップフロップ４８−〇ないし４８−７はバ
スが空き状態である場合にフリップフロップ４０−０な
いし４０−７の出力の状態を記憶する。
フリップフロップ４８−〇ないし４８−７の出力ライン
は第１図のライン９−０．９−２ないし９−１４であり
、これらのラインに出されるハイレベルの信号は、グル
ープ０の対応するユニツ１〜がバスのアクセスを要求し
たことを示す。
は第１図のライン９−０．９−２ないし９−１４であり
、これらのラインに出されるハイレベルの信号は、グル
ープ０の対応するユニツ１〜がバスのアクセスを要求し
たことを示す。
今、クロックパルスＣＬＫ２がローレベルである段階５
および段階９において、ラインＤＯないしＤ７の１本以
上に要求を出したと仮定すると、フリップフリップ４１
−０ないし４１−７のうちのハイレベルの信号を受け取
ったフリップフロップは、クロックパルスＣＬＫＩの立
上りで状態を変更して、ハイレベルの信号を発生する。
および段階９において、ラインＤＯないしＤ７の１本以
上に要求を出したと仮定すると、フリップフリップ４１
−０ないし４１−７のうちのハイレベルの信号を受け取
ったフリップフロップは、クロックパルスＣＬＫＩの立
上りで状態を変更して、ハイレベルの信号を発生する。
フリップフロップ４１−０ないし４１−７の出力はフリ
ップフロップ４９−０ないし４９−７の入力に接続され
ており、フリップフロップ４９−〇ないし４９−７はバ
スが空き状態である場合にフリップフロップ４１−０な
いし４１−７の出力の状態を記憶する。
ップフロップ４９−０ないし４９−７の入力に接続され
ており、フリップフロップ４９−〇ないし４９−７はバ
スが空き状態である場合にフリップフロップ４１−０な
いし４１−７の出力の状態を記憶する。
フリップフロップ４９−Ｏないし４９−７の出力ライン
はライン９−１．９−３ないし９−１５であり、これら
のラインに出されるハイレベルの信号は、グループ１の
対応するユニッ１へがバスのアクセスを要求したことを
示す。
はライン９−１．９−３ないし９−１５であり、これら
のラインに出されるハイレベルの信号は、グループ１の
対応するユニッ１へがバスのアクセスを要求したことを
示す。
第１図は本発明のバスインターフェース装置を利用する
データ処理システ１１の櫃略を表わすブロック図、第２
図はバスインターフェース装置が受け取るビット列およ
びその中で得ら］する信号付表わす波形図、第３図はバ
スインターフェース装置を構成する受信回路を表わす回
路図、第４図はＭ個の受信回路とバスのＭ本のラインと
の関係を表わす回路図、第５図は第４図の回路において
得ら汎る信号を表わす波形図である。 ６．８・・・・バスインターフェース装置、７・・・・
論理処理回路、１２．３ｏ、３１．４ｏ、４１．４８．
４９・・°°フリップフロップ、１５．３／Ｉ、４４・
・・・インバータ。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − （外１名） ０３７ 第２図 手続補正言動式） 昭和５９年８月 ３日 １、事件の表示 昭和５９年 特許願 第５８７６号 ２、発明の名称 バスインターフェース装置 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ６、補正の苅象 明細書全文 ７、補正の内容 別紙のとおり
データ処理システ１１の櫃略を表わすブロック図、第２
図はバスインターフェース装置が受け取るビット列およ
びその中で得ら］する信号付表わす波形図、第３図はバ
スインターフェース装置を構成する受信回路を表わす回
路図、第４図はＭ個の受信回路とバスのＭ本のラインと
の関係を表わす回路図、第５図は第４図の回路において
得ら汎る信号を表わす波形図である。 ６．８・・・・バスインターフェース装置、７・・・・
論理処理回路、１２．３ｏ、３１．４ｏ、４１．４８．
４９・・°°フリップフロップ、１５．３／Ｉ、４４・
・・・インバータ。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − （外１名） ０３７ 第２図 手続補正言動式） 昭和５９年８月 ３日 １、事件の表示 昭和５９年 特許願 第５８７６号 ２、発明の名称 バスインターフェース装置 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ６、補正の苅象 明細書全文 ７、補正の内容 別紙のとおり
Claims (1)
- 【特許請求の範囲】 少なくともＭ本のラインを有するバスを介して中央制御
装置に接続されている２Ｍ個のデータ処理ユニットを含
むデータ処理システムにおいて前記中央制御装置と前記
データ処理ユニットとの間で情報ビットの転送を可能に
するためのバスインターフェース装置であって、 該バスインターフェース装置はバスの前記ラインにそれ
ぞれ対応した少なくともＭ個の受信回路を有し、ビット
が各々のビット周期の間にハイまたはローの電圧レベル
によって現わされ、各々の前記ラインを介して受け取ら
れる前記情報ビットを前記受信回路が再生し、該受信回
路は第１および第２のフリップフロップならびにＯＲ回
路を有し第１のフリップフロップはバスの前記ラインか
ら前記情報ビットを受け取り前記ビット周期の２倍の周
期を持った前記第１のクロックパルスの立ち上りで前記
情報ビットを記憶し前記第１のタロツクパルスの立ち下
がりで復元し、前記第２のフリップフロップはバスの前
記ラインから前記情報ビットを受け取り前記第１のクロ
ックパルスの立ち下がり前記情報ピッ１−を記憶し前記
第１のクロックパルスの立上りで復元し、ＯＲ回路は前
記第１および第２のフリップフロップ出方を受け取り前
記情報ビットを再生することを特徴とするバスインター
フェース装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP834300139 | 1983-03-29 | ||
| EP83430013A EP0120172B1 (fr) | 1983-03-29 | 1983-03-29 | Dispositif d'interface de bus pour un système de traitement de données |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024664A true JPS6024664A (ja) | 1985-02-07 |
Family
ID=8191495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59005876A Pending JPS6024664A (ja) | 1983-03-29 | 1984-01-18 | バスインタ−フエ−ス装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4648102A (ja) |
| EP (1) | EP0120172B1 (ja) |
| JP (1) | JPS6024664A (ja) |
| DE (1) | DE3375611D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988008574A1 (en) * | 1987-04-28 | 1988-11-03 | Fujitsu Ten Limited | Method and apparatus for data transfer |
| US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| US5134703A (en) * | 1990-06-11 | 1992-07-28 | Nemonix, Inc. | External clock unit for a computer |
| US5155841A (en) * | 1990-09-24 | 1992-10-13 | Nemonix, Inc. | External clock unit for a computer |
| KR920001351A (ko) * | 1990-06-30 | 1992-01-30 | 이헌조 | Id 처리전용 scsi 버스 인터페이스 로직 |
| US5261081A (en) * | 1990-07-26 | 1993-11-09 | Ncr Corporation | Sequence control apparatus for producing output signals in synchronous with a consistent delay from rising or falling edge of clock input signal |
| US5274628A (en) * | 1992-04-24 | 1993-12-28 | Digital Equipment Corporation | Multisignal synchronizer with shared last stage |
| US5608896A (en) * | 1992-05-28 | 1997-03-04 | Texas Instruments Incorporated | Time skewing arrangement for operating memory devices in synchronism with a data processor |
| JPH07248995A (ja) * | 1994-03-09 | 1995-09-26 | Toshiba Corp | 情報処理装置 |
| KR100240873B1 (ko) * | 1997-08-26 | 2000-01-15 | 윤종용 | 송수신 겸용의 레지스터를 갖는 직렬인터페이스장치 |
| US6332173B2 (en) * | 1998-10-31 | 2001-12-18 | Advanced Micro Devices, Inc. | UART automatic parity support for frames with address bits |
| US7020208B1 (en) | 2002-05-03 | 2006-03-28 | Pericom Semiconductor Corp. | Differential clock signals encoded with data |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631247A (en) * | 1979-08-22 | 1981-03-30 | Fujitsu Ltd | Communication system |
| JPS5725027A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Data transmission controlling system of plural controllers |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1474385A (en) * | 1973-12-14 | 1977-05-25 | Int Computers Ltd | Multiprocessor data processing systems |
| JPS5372541A (en) * | 1976-12-10 | 1978-06-28 | Nec Corp | Interruption control system |
| JPS593774B2 (ja) * | 1980-04-21 | 1984-01-26 | 富士通株式会社 | 競合処理方式 |
| JPS5953564B2 (ja) * | 1980-05-30 | 1984-12-26 | 日本電気株式会社 | デ−タ処理装置 |
| JPS57153359A (en) * | 1981-03-18 | 1982-09-21 | Ibm | Data processing system with common memory |
| US4442502A (en) * | 1981-03-30 | 1984-04-10 | Datapoint Corporation | Digital information switching system |
| US4539533A (en) * | 1981-04-03 | 1985-09-03 | The United States Of America As Represented By The Secretary Of The Navy | Digital MSK modulator |
| CA1191905A (en) * | 1982-06-30 | 1985-08-13 | Canadian Patents And Development Limited/Societe Canadienne Des Brevets Et D'exploitation Limitee | Spread spectrum modem |
| US4547738A (en) * | 1983-06-10 | 1985-10-15 | American Standard Inc. | Phase shift demodulator |
-
1983
- 1983-03-29 EP EP83430013A patent/EP0120172B1/fr not_active Expired
- 1983-03-29 DE DE8383430013T patent/DE3375611D1/de not_active Expired
-
1984
- 1984-01-18 JP JP59005876A patent/JPS6024664A/ja active Pending
- 1984-03-05 US US06/586,475 patent/US4648102A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631247A (en) * | 1979-08-22 | 1981-03-30 | Fujitsu Ltd | Communication system |
| JPS5725027A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Data transmission controlling system of plural controllers |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3375611D1 (en) | 1988-03-10 |
| EP0120172A1 (fr) | 1984-10-03 |
| US4648102A (en) | 1987-03-03 |
| EP0120172B1 (fr) | 1988-02-03 |
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