JPH07248995A

JPH07248995A - 情報処理装置

Info

Publication number: JPH07248995A
Application number: JP6038145A
Authority: JP
Inventors: Mitsuyoshi Koga; 美芳古賀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-03-09
Filing date: 1994-03-09
Publication date: 1995-09-26
Also published as: US5689658A

Abstract

(57)【要約】【目的】１回のバスサイクル中で複数のデバイス装置
によるバスのドライブを可能とし、装置全体の処理性能
を向上させ得る情報処理装置を提供することを目的とす
る。【構成】アドレスバスＡＢ及びデータバスＤＢにより
バス結合されたプロセッサ１、第１のデバイス装置３、
及び第２のデバイス装置５と、プロセッサ１が実行する
バスサイクルの前半と後半を判別するステート手段９と
を有して構成し、プロセッサ１が第２のデバイス装置５
を対象とするバスサイクルを実行した場合に、ステート
手段９がバスサイクルの前半を示す期間には、第１のデ
バイス装置３が出力するデータをデータバスＤＢを介し
て第２のデバイス装置５に転送し、バスサイクルの後半
を示す期間には、第２のデバイス装置５が出力するデー
タを前記データバスＤＢを介してプロセッサ１に転送す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に係り、特
に、マイクロプロセッサ、メモリ、及び演算装置等のデ
ータバスをドライブするデバイス装置が複数存在する情
報処理装置において、１回のバスサイクル中で複数のデ
バイス装置によるバスのドライブを可能とし、情報処理
装置全体の処理性能を向上させることのできる情報処理
装置に関する。

【０００２】

【従来の技術】図１０に従来の情報処理装置の構成例を
示す。

【０００３】同図において、本従来例の情報処理装置
は、マイクロプロセッサと、ＲＡＭ及び演算器のデータ
バスをドライブするデバイスを備えた情報処理装置であ
り、プロセッサ１０１、バスコントローラ１０７、ＲＡ
Ｍ１０３、演算器１０５、双方向バッファ１１１、ソー
スレジスタ１１２、及び出力バッファ１１３を備えて構
成されている。

【０００４】プロセッサ１０１は、基本クロックＢＣＬ
Ｋと２倍周波数クロックＣＬＫに同期して動作してい
る。以下で、単にクロックと記述したときは、基本クロ
ックＢＣＬＫの１周期を表すものとする。

【０００５】演算器１０５への入力データは、ソースレ
ジスタ１１２から与えられる。演算結果は出力バッファ
１１３を介してデータバスＤＢへ出力される。

【０００６】バスコントローラ１０７は、コントロール
バスＣＢからアドレスストローブ信号ＡＳ及びリード／
ライト信号ＲＷを、アドレスバスＡＢからアドレス信号
の一部をそれぞれ取り込み、ＲＡＭ１０３、双方向バッ
ファ１１１、ソースレジスタ１１２、及び出力バッファ
１１３に対する制御信号を生成する。ここで、アドレス
ストローブ信号ＡＳは、リード／ライト信号ＲＷ及びア
ドレス信号Ａ００〜Ａ２９が有効であることを示す信号
であり、Ｌｏｗアクティブ（負論理）の信号である。

【０００７】本従来例では、プロセッサ１０１のバスサ
イクルにより、先ずＲＡＭ１０３からソースデータが読
み出される。次に、ソースレジスタ１１２にＲＡＭ１０
３から読み出された演算のソースデータが書き込まれ、
その後、リードバスサイクルにより演算結果をプロセッ
サ１０１が読み込む。

【０００８】ソースレジスタ１１２及び出力バッファ１
１３には、それぞれアドレスが割り振られており、プロ
セッサ１０１のバスサイクルでアドレスバスＡＢ上に出
力されたアドレスが、それぞれのアドレスと一致した時
に、制御信号ＬＡＴＥ及びＡＯＥがアクティブになる。

【０００９】本従来例では、アドレス信号Ａ００＝”
０”，Ａ０１＝”０”の時にはＲＡＭ１０３へのアクセ
スであり、アドレス信号Ａ００＝”１”，Ａ０１＝”
０”の時にはソースレジスタ１１２へのアクセスであ
り、アドレス信号Ａ００＝”１”，Ａ０１＝”１”の時
には出力バッファ１１３へのアクセスであるとする。

【００１０】ソースレジスタ１１２は、制御信号ＬＡＴ
Ｅの立ち上がりエッジでデータバスＤＢ上のデータを内
部にラッチし、演算器１０５へ供給する。また出力バッ
ファ１１３は、制御信号ＡＯＥがアクティブ（Ｌｏｗレ
ベル）の時、演算器１０５から出力されている演算結果
をデータバスＤＢ上に出力する。

【００１１】ＲＡＭ１０３は、双方向バッファ１１１を
介してデータバスＤＢと接続されている。ＲＡＭ１０３
にはアドレスバスＡＢの一部がアドレスとして入力され
る。また制御のために、コントロールバスＣＢのリード
／ライト信号ＲＷと、ＲＡＭ１０３のアドレスをアクセ
スした時にアクティブになるチップイネーブル信号ＣＥ
が入力される。

【００１２】ＲＡＭ１０３は、リード／ライト信号ＲＷ
がライト動作を示し（”０”：Ｌｏｗレベル）、チップ
イネーブル信号ＣＥの立ち上がりのタイミングで、デー
タバスＤＢ上のデータを指定されたアドレスに取り込
む。また、リード／ライト信号ＲＷがリード動作を示し
（”１”：Ｈｉｇｈレベル）、チップイネーブル信号Ｃ
Ｅがアクティブ（”０”：Ｌｏｗレベル）の時に、指定
されたアドレスのデータをデータバスに出力する。

【００１３】双方向バッファ１１１の入出力の方向はリ
ード／ライト信号ＲＷによって制御される。また、出力
の制御は制御信号ＥＮで行い、リード動作の場合にはチ
ップイネーブル信号ＣＥがアクティブ（Ｌｏｗレベル）
になってデータが出力され、ライト動作の場合には制御
信号ＥＮがインアクティブになってデータがＲＡＭ１０
３に入力される。

【００１４】図１１は、本従来例の情報処理装置におい
て、ＲＡＭ１０３に格納されているデータを演算器１０
５で演算する場合のタイミングチャートである。

【００１５】クロック１のリードバスサイクルで、プロ
セッサ１０１は、ソースレジスタ１１２に設定すべき値
が格納されているＲＡＭ１０３のアドレスをアドレスバ
スＡＢに出力し、ＲＡＭアクセスによりデータバスＤＢ
に出力されたデータを読み込む。

【００１６】クロック２のライトバスサイクルでは、プ
ロセッサ１０１は、ソースレジスタ１１２のアドレスを
アドレスバスＡＢに出力し、ソースレジスタ１１２に設
定すべきデータをデータバスＤＢ上に出力する。制御信
号ＬＡＴＥの立ち上がりエッジで、ソースレジスタ１１
２はデータバスＤＢ上のデータを内部にラッチし、演算
器１０５へ出力する。

【００１７】次に、クロック３のリードバスサイクルで
は、プロセッサ１０１が出力バッファ１１３のアドレス
をアドレスバスＡＢに出力すると、制御信号ＡＯＥがア
クティブ（Ｌｏｗレベル）になり、演算結果がデータバ
スＤＢに出力され、プロセッサ１０１がこれを読み込
む。

【００１８】実際のプログラムで上記の乗算処理を表す
と、以下のような２命令となる。

【００１９】ｍｏｖ＠ｒａｍ＿ａｄｄ，＠ｓｒｃ１５＿ａｄｒ（命令１）ｍｏｖ＠ｂｕｆｆ１６＿ａｄｒ，ｒ０（命令２）ｍｏｖ命令は、第１オペランドをソース、第２オペラン
ドをディスティネーションとして、データを転送する命
令である。ｒ０はプロセッサ１０１の内部レジスタであ
る。＠ｒａｍ＿ａｄｄはＲＡＭ１０３のアドレスを、＠
ｓｒｃ１５＿ａｄｒ及び＠ｂｕｆｆ１６＿ａｄｒは、そ
れぞれソースレジスタ１１２及び出力バッファ１１３の
アドレスを示す。

【００２０】命令１は、ＲＡＭ１０３のアドレスｒａｍ
＿ａｄｄに格納されている値をソースレジスタ１１２に
ライトする。この命令は実行に２バスサイクル必要であ
り、最初のバスサイクルで、ＲＡＭ１０３から出力され
たデータをプロセッサ１０１が読み込み、次のバスサイ
クルで、プロセッサ１０１がソースレジスタ１１２にデ
ータを書き込む。

【００２１】また命令２は、乗算結果を内部レジスタｒ
０にリードする。これらの２命令でＲＡＭ１０３のｒａ
ｍ＿ａｄｄのアドレスに格納された値を演算器１０５に
入力し、演算結果を内部レジスタｒ０に格納している。

【００２２】上述のようなＲＡＭアクセス動作及び演算
動作を実現するため、バスコントローラ１０７は図１２
に示すような構成になっている。

【００２３】アドレス信号Ａ００，Ａ０１から、ＲＡＭ
１０３のアクセスを示す信号ＭＡ（アクティブ：Ｌｏｗ
レベル）、ソースレジスタ１１２のアクセスを示す信号
ＬＡ（アクティブ：Ｌｏｗレベル）、並びに、出力バッ
ファ１１３のアクセスを示す信号ＲＡ（アクティブ：Ｌ
ｏｗレベル）が生成される。

【００２４】アクセス信号ＭＡがアクティブで、アドレ
スストローブ信号ＡＳがアクティブの時、チップイネー
ブル信号ＣＥがアクティブになる。また、リード／ライ
ト信号ＲＷがリード動作（”１”：Ｈｉｇｈレベル）で
あれば、制御信号ＥＮもアクティブになる。

【００２５】アクセス信号ＬＡがアクティブで、リード
／ライト信号ＲＷがライト動作（”０”：Ｌｏｗレベ
ル）を示し、且つアドレスストローブ信号ＡＳがアクテ
ィブであれば、制御信号ＬＡＴＥが”０”（Ｌｏｗレベ
ル）になる。

【００２６】アクセス信号ＲＡがアクティブで、リード
／ライト信号ＲＷがリード動作（”１”：Ｈｉｇｈレベ
ル）を示し、且つアドレスストローブ信号ＡＳがアクテ
ィブであれば、制御信号ＡＯＥがアクティブになる。

【００２７】このように、データバスＤＢをドライブす
るデバイス装置が複数ある情報処理装置では、データバ
スＤＢ上でデータの衝突が起きないよう、バスサイクル
毎に各デバイス装置のデータ出力を制御する必要があっ
た。

【００２８】

【発明が解決しようとする課題】以上のように、データ
バスをドライブするデバイス装置が複数存在する従来の
情報処理装置では、各デバイス装置のデータ出力に置か
れたバッファの制御をバスサイクル毎に制御する必要が
あり、複数回のバスサイクル、または複数個の命令によ
り所望の処理を行うこととなり、情報処理装置の処理性
能を向上させることができないという問題があった。

【００２９】本発明は、上記問題点を解決するもので、
データバスをドライブするデバイス装置が複数存在する
情報処理装置において、１回のバスサイクル中で複数の
デバイス装置によるバスのドライブを可能とし、情報処
理装置全体の処理性能を向上させ得る情報処理装置を提
供することを目的とする。

【００３０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、アドレス
バスＡＢ及びデータバスＤＢによりバス結合されたプロ
セッサ１、第１のデバイス装置３、及び第２のデバイス
装置５と、前記プロセッサ１が実行するバスサイクルの
前半と後半を判別するステート手段９とを具備し、前記
プロセッサ１が前記第２のデバイス装置５を対象とする
バスサイクルを実行した場合に、前記ステート手段９が
バスサイクルの前半を示す期間には、前記第１のデバイ
ス装置３が出力するデータを前記データバスＤＢを介し
て前記第２のデバイス装置５に転送し、バスサイクルの
後半を示す期間には、前記第２のデバイス装置５が出力
するデータを前記データバスＤＢを介して前記プロセッ
サ１に転送することである。

【００３１】また、本発明の第２の特徴は、アドレスバ
スＡＢ及びデータバスＤＢによりバス結合されたプロセ
ッサ１、第１のデバイス装置３、及び第２のデバイス装
置５と、前記プロセッサ１が実行するバスサイクルの前
半と後半を判別するステート手段９と、前記アドレスバ
スＡＢの一部（Ａ００，Ａ０１）をデコードしてバスサ
イクルの対象となるデバイス装置を判別するアドレスデ
コード手段７とを具備し、前記プロセッサ１が実行する
バスサイクルが前記アドレスデコード手段７で判別され
た一方のデバイス装置を対象とするバスサイクルである
場合に、前記ステート手段９がバスサイクルの前半を示
す期間には、前記アドレスデコード手段７で判別されな
い他方のデバイス装置が出力するデータを、前記データ
バスＤＢを介して、前記アドレスデコード手段７で判別
された一方のデバイス装置に転送し、バスサイクルの後
半を示す期間には、前記アドレスデコード手段７で判別
された一方のデバイス装置が出力するデータを、前記デ
ータバスＤＢを介して前記プロセッサ１に転送すること
である。

【００３２】また、本発明の第３の特徴は、アドレスバ
スＡＢ及びデータバスＤＢによりバス結合されたプロセ
ッサ１、及び第１から第ｎ（ｎは任意の正整数）の複数
個のデバイス装置３及び５と、前記プロセッサ１が実行
するバスサイクルの前半と後半を判別するステート手段
９と、前記アドレスバスＡＢの一部（Ａ００，Ａ０１）
をデコードしてバスサイクルの対象となるデバイス装置
を判別するアドレスデコード手段７とを具備し、前記プ
ロセッサ１が実行するバスサイクルが前記アドレスデコ
ード手段７で判別された一のデバイス装置を対象とする
バスサイクルである場合に、前記ステート手段９がバス
サイクルの前半を示す期間には、前記アドレスデコード
手段７で判別されない他のデバイス装置が出力するデー
タを、前記データバスＤＢを介して、前記アドレスデコ
ード手段７で判別された一のデバイス装置に転送し、バ
スサイクルの後半を示す期間には、前記アドレスデコー
ド手段７で判別された一のデバイス装置が出力するデー
タを、前記データバスＤＢを介して前記プロセッサ１に
転送することである。

【００３３】また、本発明の第４の特徴は、請求項１、
２、または３に記載の情報処理装置において、前記第１
のデバイス装置３は、前記アドレスバスＡＢによって指
定された番地の記憶データを前記データバスＤＢに出力
する記憶手段であり、前記第２のデバイス装置５は、前
記データバスＤＢ上のデータを入力して演算結果を前記
データバスＤＢに出力する演算手段であることである。

【００３４】

【作用】本発明の第１、第２、第３、及び第４の特徴の
情報処理装置では、図１に示す如く、プロセッサ１と、
データバスＤＢをドライブする複数個のデバイス３及び
５が、アドレスバスＡＢ及びデータバスＤＢによりバス
結合されて構成される情報処理装置において、ステート
手段９は、プロセッサ１が実行するバスサイクルの前半
と後半を判別し、アドレスデコード手段７は、アドレス
バスＡＢの一部（Ａ００，Ａ０１）をデコードしてバス
サイクルの対象となるデバイス装置を判別する。

【００３５】本発明の情報処理装置では、プロセッサ１
が行う１回のバスサイクルを前半と後半に分け、バスサ
イクルの前半では、第１のデバイス装置（記憶手段）３
がデータバスＤＢに出力したデータを第２のデバイス装
置（演算手段）５に転送し、バスサイクルの後半では、
第２のデバイス装置（演算手段）５がデータバスＤＢ上
に出力したデータをプロセッサ１に転送するようにして
いる。

【００３６】これにより、１回のバスサイクル中に、デ
ータバスＤＢ上で２つのデータをドライブすることが可
能であるため、データバスＤＢの使用効率が上がり、演
算等の処理の実行時間を短縮させ、結果として情報処理
装置の性能を向上させることができる。

【００３７】

【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。

【００３８】（第１の実施例）図１に本発明の第１の実
施例に係る情報処理装置の構成図を示す。

【００３９】同図において、本実施例の情報処理装置
は、プロセッサ１、ステート生成ロジック９、バスコン
トローラ７、ＲＡＭ３、演算器５、ソースレジスタ１
２、双方向バッファ１１、及び出力バッファ１３を備え
て構成されている。

【００４０】プロセッサ１は、基本クロックＢＣＬＫ及
び２倍周波数クロックＣＬＫに同期して動作する。プロ
セッサ１の信号は、アドレスバスＡＢ、データバスＤ
Ｂ、及びコントロールバスＣＢに接続されている。アド
レス信号Ａ００〜Ａ２９は、プロセッサ１によってバス
サイクル実行時にアクセスされるアドレスが出力される
信号である。アドレス信号Ａ００〜Ａ２９は、アドレス
バスＡＢに接続されている。データ信号Ｄ００〜Ｄ３１
は、データのリード及びライトのために使用され、デー
タバスＤＢに接続されている。

【００４１】リードバスサイクルでは、プロセッサ１は
データ信号Ｄ００〜Ｄ３１上のデータを内部に読み込
む。ライトバスサイクルでは、プロセッサ１はデータ信
号Ｄ００〜Ｄ３１へデータを出力する。リード／ライト
信号ＲＷは、バスサイクルがリードかライトかを示す信
号である。

【００４２】プロセッサ１は、リードバスサイクルの時
にリード／ライト信号ＲＷを”１”（Ｈｉｇｈレベル）
に、ライトバスサイクルの時に”０”（Ｌｏｗレベル）
にする。またアドレスストローブ信号ＡＳは、プロセッ
サ１によってバスサイクル中でアクティブ（”０”：Ｌ
ｏｗレベル）にされる信号である。リード／ライト信号
ＲＷ及びアドレスストローブ信号ＡＳは、コントロール
バスＣＢに接続されている。

【００４３】ステート生成ロジック９には、クロックＣ
ＬＫ、基本クロックＢＣＬＫ、及びアドレスストローブ
信号ＡＳが入力され、バスサイクルの前半及び後半を示
す状態信号ＳＴＡＴＥと、第２クロックＢＣＬＫ２とを
生成する。ここで第２クロックＢＣＬＫ２は、基本クロ
ックＢＣＬＫを半クロック分遅らせた信号である。これ
らの信号はバスコントローラ７に入力される。

【００４４】バスコントローラ７は、ＲＡＭ３に対する
アクセス動作、ソースレジスタ１２へのデータ書き込み
動作、並びに、演算器５からの演算結果を出力する出力
バッファ１３を制御する回路である。バスコントローラ
７に対しては、アドレスバスＡＢからアドレス信号Ａ０
０，Ａ０１が、コントロールバスＣＢからアドレススト
ローブ信号ＡＳ及びリード／ライト信号ＲＷがそれぞれ
入力されており、ＲＡＭ３に対してチップイネーブル信
号ＣＥを、双方向バッファ１１に対して制御信号ＥＮ
を、ソースレジスタ１２に対して制御信号ＬＡＴＥを、
出力バッファ１３に対して制御信号ＡＯＥを、それぞれ
出力する。

【００４５】またＲＡＭ３は、データやプログラムを格
納しているメモリであり、双方向バッファ１１を介して
データバスＤＢに接続されている。ＲＡＭ３に対して
は、アドレスバスＡＢの一部がアドレスとして入力さ
れ、コントロールバスＣＢからリード／ライト信号ＲＷ
が、バスコントローラ７からチップイネーブル信号ＣＥ
がそれぞれ入力される。

【００４６】更に演算器５は、ソースレジスタ１２から
データを受け取り演算結果を出力バッファ１３を介して
データバスＤＢに出力する。

【００４７】次に、本実施例の情報処理装置の動作につ
いて詳細に説明する。情報処理装置の動作はＲＡＭアク
セス動作と演算動作に分けられる。

【００４８】本実施例の情報処理装置では、アドレス信
号Ａ００＝”０”，Ａ０１＝”０”の時、通常のＲＡＭ
アクセス動作となる。アドレス信号Ａ００＝”０”，Ａ
０１＝”０”、且つアドレスストローブ信号ＡＳがアク
ティブの時、バスコントローラ７はチップイネーブル信
号ＣＥをアクティブにする。また、リード／ライト信号
ＲＷが”１”（Ｈｉｇｈレベル：リード）の時には制御
信号ＥＮもアクティブにする。ＲＡＭ３に対しては、ア
ドレスバスＡＢの一部がアドレスとして入力される。

【００４９】またアドレス信号Ａ００＝”１”，Ａ０１
＝”０”でリード／ライト信号ＲＷがリードの時は演算
動作となる。

【００５０】図２は、本実施例の情報処理装置におい
て、ＲＡＭ３に格納されているデータを用いて演算器５
により演算を行なう場合のタイミングチャートである。

【００５１】演算は１リードバスサイクルで終了する。
バスサイクル中の前半でＲＡＭ３からデータを読み出し
て演算器５に入力し、後半で演算器５から出力された結
果をプロセッサ１が読み込む。

【００５２】先ず、バスサイクルの前半では、ステート
生成ロジック９で生成される状態信号ＳＴＡＴＥが”
１”（Ｈｉｇｈレベル）となる。

【００５３】アドレス信号Ａ００＝”１”，Ａ００＝”
０”、リード／ライト信号ＲＷ＝”１”、状態信号ＳＴ
ＡＴＥ＝”１”、並びに、第２クロックＢＣＬＫ２＝”
１”の時、チップイネーブル信号ＣＥ、制御信号ＥＮ、
及び制御信号ＬＡＴＥがアクティブ（”０”：Ｌｏｗレ
ベル）になり、ＲＡＭ３から読み出されたデータがデー
タバスＤＢに出力され、制御信号ＬＡＴＥの立ち上がり
でソースレジスタ１２にラッチされる。

【００５４】またバスサイクルの後半では、状態信号Ｓ
ＴＡＴＥが”０”（Ｌｏｗレベル）になる。この時、制
御信号ＡＯＥがアクティブになり、演算結果がデータバ
スＤＢに出力され、これをプロセッサ１が読み込む。

【００５５】以上のようなＲＡＭアクセス動作、演算動
作を実現するため、バスコントローラ７及びステート生
成ロジック９は、それぞれ図３及び図４に示すような構
成になっている。

【００５６】図４において、ステート生成ロジック９で
生成される状態信号ＳＴＡＴＥは、アドレスストローブ
信号ＡＳとフリップフロップＦ１から生成される。ま
た、第２クロックＢＣＬＫ２は基本クロックＢＣＬＫを
フリップフロップＦ２で半クロック分遅らせることによ
って生成される。

【００５７】図３において、バスコントローラ７で生成
されるチップイネーブル信号ＣＥ及び制御信号ＥＮは、
ＲＡＭアクセスの場合には、アドレス信号（Ａ００＝”
０”，Ａ０１＝”０”）とアドレスストローブ信号ＡＳ
から生成される。

【００５８】演算動作の場合には、アドレス信号（Ａ０
０＝”１”，Ａ０１＝”０”）、状態信号ＳＴＡＴ
Ｅ（”１”：Ｈｉｇｈレベル）、並びに第２クロックＢ
ＣＬＫ２（”１”：Ｈｉｇｈレベル）から生成される。

【００５９】制御信号ＥＮについては、チップイネーブ
ル信号ＣＥの生成条件に加えて、リード／ライト信号Ｒ
Ｗがリード（”１”：Ｈｉｇｈレベル）の時、アクティ
ブになる。また制御信号ＬＡＴＥは、アドレス信号（Ａ
００＝”１”，Ａ００＝”０”）、状態信号ＳＴＡＴＥ
（”１”：Ｈｉｇｈレベル）、並びに第２クロックＢＣ
ＬＫ２（”１”：Ｈｉｇｈレベル）から生成される。制
御信号ＡＯＥは、アドレス信号（Ａ００＝”１”，Ａ０
１＝”０”）、状態信号ＳＴＡＴＥ（”０”：Ｌｏｗレ
ベル）、並びに第２クロックＢＣＬＫ２（”１”：Ｈｉ
ｇｈレベル）から生成される。

【００６０】実際のプログラムで上述の演算を表すと、
以下のような１個の転送命令で終了する。

【００６１】ｍｏｖ＠ｏｐｅ＿ａｄｄ，ｒ０ここで、第１オペランド＠ｏｐｅ＿ａｄｄは、アドレス
信号Ａ００＝”１”，Ａ０１＝”０”の時に演算動作を
示す。このアドレスの一部はＲＡＭ３に対するアドレス
として供給される。ｒ０はプロセッサ１の内部レジスタ
を示す。このバスサイクルの前半で、ＲＡＭ３へ入力さ
れたアドレスからデータが読み出されてソースレジスタ
１２に入力され、バスサイクルの後半で、演算器５から
出力された演算結果がプロセッサ１の内部レジスタｒ０
へ読み込まれる。

【００６２】以上、本発明の第１の実施例を説明した
が、このような構成及び動作とすることにより、プロセ
ッサ１のリードバスサイクルの前半をデータバスＤＢか
ら演算器５へのデータ転送のために使用し、バスサイク
ルの後半を演算器５から出力された演算結果をプロセッ
サ１が読み込む動作に当てることが可能となる。即ち、
プロセッサ１は１回のリードバスサイクルで演算動作を
終了することができる。

【００６３】（第２の実施例）次に、図５に本発明の第
２の実施例に係る情報処理装置の構成図を示す。

【００６４】本実施例の情報処理装置は、演算器として
乗算器を用いた例であり、プロセッサ２１、バスコント
ローラ２７、ステート生成ロジック２９、上位ＲＡＭ２
２、下位ＲＡＭ２３、乗算器２５、ソースレジスタ３３
及び３４、双方向バッファ３１及び３２、並びに出力バ
ッファ３５を備えて構成されている。

【００６５】プロセッサ２１は、基本クロックＢＣＬ
Ｋ、２倍周波数クロックＣＬＫに同期して動作する。プ
ロセッサ２１の信号は、アドレスバスＡＢ、データバス
ＤＢ、コントロールバスＣＢに接続されている。アドレ
ス信号Ａ００〜Ａ２９は、プロセッサ２１によってバス
サイクル実行時にアクセスするアドレスが出力される信
号である。アドレス信号Ａ００〜Ａ２９は、アドレスバ
スＡＢに接続されている。データ信号Ｄ００〜Ｄ３１
は、データのリード及びライトのために使用され、デー
タバスＤＢに接続されている。

【００６６】リードバスサイクルではプロセッサ２１
は、データ信号Ｄ００〜Ｄ３１上のデータを内部に読み
込む。ライトバスサイクルではプロセッサ２１は、デー
タ信号Ｄ００〜Ｄ３１へデータを出力する。

【００６７】バイトコントロール信号ＢＣ０〜ＢＣ３
は、プロセッサ２１によってバスサイクル実行時にアク
セスするバイト位置に対応してアクティブ（０：Ｌｏｗ
レベル）にされる信号である。バイトコントロール信号
ＢＣ０，ＢＣ１，ＢＣ２，及びＢＣ３がそれぞれアクテ
ィブの時、データ信号Ｄ００〜Ｄ０７，Ｄ０８〜Ｄ１
５，Ｄ１６〜Ｄ２３，及びＤ２４〜Ｄ３１がアクセスさ
れることを示している。

【００６８】リード／ライト信号ＲＷは、バスサイクル
がリードかライトかを示す信号である。プロセッサ２１
は、リードバスサイクルの時にリード／ライト信号ＲＷ
を”１”（Ｈｉｇｈレベル）に、ライトバスサイクルの
時に”０”（Ｌｏｗレベル）にする。

【００６９】アドレスストローブ信号ＡＳは、プロセッ
サ２１によってバスサイクル中でアクティブ（”０”：
Ｌｏｗレベル）にされる信号である。データ転送終了信
号ＤＣは、バスサイクルの終了を制御する信号である。
外部回路がデータ転送終了信号ＤＣをアクティブ（”
０”：Ｌｏｗレベル）にするとプロセッサ２１はそのク
ロックでバスサイクルを終了する。

【００７０】バイトコントロール信号ＢＣ０〜ＢＣ３、
リード／ライト信号ＲＷ、アドレスストローブ信号Ａ
Ｓ、及びデータ転送終了信号ＤＣは、コントロールバス
ＣＢに接続されている。

【００７１】ステート生成ロジック２９は、バスサイク
ルの前半後半を示す状態信号ＳＴＡＴＥと、基本クロッ
クＢＣＬＫを半クロック分遅らせた第２クロックＢＣＬ
Ｋ２を生成する。これらの信号はバスコントローラ２７
へ入力される。

【００７２】バスコントローラ２７は、上位ＲＡＭ２２
と下位ＲＡＭ２３へのアクセス、ソースレジスタ３３及
び３４へのデータ書き込み、並びに乗算器２５からの演
算結果を出力する出力バッファ３５を制御する回路であ
る。

【００７３】バスコントローラ２７は、プロセッサ２１
が出力したアドレス信号Ａ００〜Ａ２９、バイトコント
ロール信号ＢＣ０〜ＢＣ３、リード／ライト信号ＲＷ、
アドレスストローブ信号ＡＳを、アドレスバスＡＢ及び
コントロールバスＣＢを介して入力する。また、ステー
ト生成ロジック２９から状態信号ＳＴＡＴＥ及び第２ク
ロックＢＣＬＫ２が入力される。

【００７４】バスコントローラ２７は、上位ＲＡＭ２２
へアドレス信号ＲＡＤＲＨ０〜ＲＡＤＲＨ７とチップイ
ネーブル信号ＣＥ０及びＣＥ１を、下位ＲＡＭ２３へア
ドレス信号ＲＡＤＲＬ０〜ＲＡＤＲＬ７とチップイネー
ブル信号ＣＥ２及びＣＥ３を、また共通に、リード／ラ
イト信号ＲＲＷ並びに双方向バッファ３１及び３２の制
御信号ＥＮをそれぞれ出力する。

【００７５】また、乗算器２５のソースレジスタ３３及
び３４のデータラッチのタイミングを示す制御信号ＬＡ
ＴＥ、並びに乗算結果２５の出力バッファ３５の制御信
号ＭＯＥを出力する。

【００７６】上位ＲＡＭ２２及び下位ＲＡＭ２３は、デ
ータやプログラムを格納しているメモリであり、上位Ｒ
ＡＭ２２は、双方向バッファ３１を介してデータ信号Ｄ
００〜Ｄ１５に接続されている。下位ＲＡＭ２３は、双
方向バッファ３２を介してデータ信号Ｄ１６〜Ｄ３１に
接続されている。上位ＲＡＭ２２及び下位ＲＡＭ２３の
各ワードは、それぞれアドレス信号ＲＡＤＲＨ０〜ＲＡ
ＤＲＨ７及びＲＡＤＲＬ０〜ＲＡＤＲＬ７によって選択
される。本実施例では、アドレスは８本であるので、各
ＲＡＭのサイズは５１２バイトである。

【００７７】また、チップイネーブル信号ＣＥ０〜ＣＥ
３により、バイト単位でアクセスが可能である。チップ
イネーブル信号ＣＥ０〜ＣＥ３がアクティブ（”０”：
Ｌｏｗレベル）になった時に、上位ＲＡＭ２２及び下位
ＲＡＭ２３からのデータ読み出し、上位ＲＡＭ２２及び
下位ＲＡＭ２３へのデータ書き込みが行われる。リード
／ライト信号ＲＲＷが”１”（Ｈｉｇｈレベル）の時は
リードアクセスであり、上位ＲＡＭ２２及び下位ＲＡＭ
２３はデータを出力する。リード／ライト信号ＲＲＷ
が”０”（Ｌｏｗレベル）のときはライトアクセスであ
り、上位ＲＡＭ２２及び下位ＲＡＭ２３はデータを出力
する。

【００７８】乗算器２５は、１６ビットデータＩＸ０〜
ＩＸ１５及びＩＹ０〜ＩＹ１５を入力とし、３２ビット
の乗算結果ＩＰ０〜ＩＰ３１を出力する。ＩＸＭ及びＩ
ＹＭは、それぞれデータＩＸ０〜ＩＸ１５及びＩＹ０〜
ＩＹ１５が符号付き整数（ＩＸＭ，ＩＹＭ＝”１”）
か、符号なし整数（ＩＸＭ，ＩＹＭ＝”０”）かを示し
ている。符号付き整数は２の補数表現で表される。

【００７９】２つの入力データＩＸ０〜ＩＸ１５、ＩＹ
０〜ＩＹ１５が共に符号なし整数（ＩＸＭ＝”１”，Ｉ
ＹＭ＝”０”）の場合、乗算結果は符号なしとなり、ど
ちらか一方でも符号付き整数の場合は、乗算結果も符号
付きとなる。ＩＲＮＤは、乗算結果の上位１６ビットを
丸めるか否かを指定する信号である。丸め指定信号ＩＲ
ＮＤが”１”の時のみ下位１６ビットの最上位ビット
（ＩＰ１５）に”１”を加える。

【００８０】このような乗算器の例として、東芝スタン
ダードセルＴＣ２５ＳＣシリーズのハードマクロセルＭ
Ｐ１６がある。この乗算器の回路構成図を図６に示す。
同図において、乗算器の主な構成要素は、選択信号ＳＳ
Ｌを生成する２次元のＢｏｏｔｈデコーダ４１、部分積
を生成するセレクタ４２、部分積ＰＰを並列加算する並
列加算器４３、並びに、ＣＬＡ（キャリールックアヘッ
ド）付きの全加算器４４である。

【００８１】次に、本実施例の情報処理装置の動作につ
いて詳細に説明する。本実施例の情報処理装置の動作
は、ＲＡＭアクセス動作と乗算動作に分けられる。

【００８２】（１）ＲＡＭアクセス動作ＲＡＭアクセス動作では、上位ＲＡＭ２２と下位ＲＡＭ
２３は通常の３２ビット幅のＲＡＭとしてアクセスされ
る。上位ＲＡＭ２２、下位ＲＡＭ２３の同一のアドレス
のワードがアクセスされる。

【００８３】本動作におけるアドレスフォーマットの例
を図７（ａ）に示す。ＲＡＤＲフィールド（アドレス信
号Ａ２２〜Ａ２９）が、上位ＲＡＭ２２及び下位ＲＡＭ
２３のＲＡＭアドレス（ＲＡＤＲＨ０〜ＲＡＤＲＨ７，
及びＲＡＤＲＬ０〜ＲＡＤＲＬ７）として共通に使用さ
れる。また、図７（ａ）の例では、上位アドレスＡ０
０，Ａ０１＝”００”であり、アドレスＡ０２〜Ａ２１
はドントケアである。

【００８４】ＲＡＭアクセス動作では、バスコントロー
ラ２７はバイトコントロール信号ＢＣ０〜ＢＣ３に対応
したチップイネーブル信号ＣＥ０〜ＣＥ３をアクティブ
にし、バイト単位で上位ＲＡＭ２２と下位ＲＡＭ２３を
アクセスする。リード／ライト信号ＲＷが”１”でリー
ドバスサイクルの時は、リード／ライト信号ＲＲＷを”
１”にして上位ＲＡＭ２２及び下位ＲＡＭ２３からデー
タを読み出す。また、リード／ライト信号ＲＷが”０”
でライトバスサイクルの時は、リード／ライト信号ＲＲ
Ｗを”０”にしてデータバスＤＢ上のデータを上位ＲＡ
Ｍ２２及び下位ＲＡＭ２３に書き込む。

【００８５】バスコントローラ２７は、アドレス信号Ａ
２２〜Ａ２９を、アドレス信号ＲＡＤＲＨ０〜ＲＡＤＲ
Ｈ７及びＲＡＤＲＬ０〜ＲＡＤＲＬ７として出力し、上
位ＲＡＭ２２及び下位ＲＡＭ２３の同一のワードをアク
セスする。ＲＡＭアクセス状態では、双方向バッファ３
１及び３２は、制御信号ＥＮによってイネーブル状態で
あり、また、方向はリード／ライト信号ＲＷによって制
御されている。

【００８６】リード／ライト信号ＲＷが”１”でリード
バスサイクルの時は、上位ＲＡＭ２２及び下位ＲＡＭ２
３の出力がデータバスＤＢに出力される。また、リード
／ライト信号ＲＷが”０”でライトバスサイクルの時
は、データバスＤＢ上にプロセッサ２１から出力された
データが上位ＲＡＭ２２及び下位ＲＡＭ２３に入力され
る。更に、出力バッファ３５はディスエーブル状態とな
っており、乗算器２５の出力がデータバスＤＢへ出力さ
れない。このように、ＲＡＭアクセス動作では上位ＲＡ
Ｍ２２及び下位ＲＡＭ２３を３２ビットのＲＡＭとして
アクセスする。

【００８７】（２）乗算動作乗算動作であるかどうかは、プロセッサ２１が出力する
アドレス信号Ａ００〜Ａ２９及びリード／ライト信号Ｒ
Ｗで判断する。アドレス信号Ａ００＝”１”，Ａ０１
＝”０”、且つリード／ライト信号ＲＷが”１”（リー
ドバスサイクル）の時に乗算動作となる。

【００８８】乗算動作では、バスサイクルで出力される
アドレスの内、独立したフィールドを上位ＲＡＭ２２及
び下位ＲＡＭ２３のＲＡＭアドレス（ＲＡＤＲＨ０〜Ｒ
ＡＤＲＨ７，ＲＡＤＲＬ０〜ＲＡＤＲＬ７）とする。こ
れにより、上位ＲＡＭ２２及び下位ＲＡＭ２３から独立
したワードデータをリードし、乗算のソースデータとし
て使用できる。

【００８９】乗算動作時のアドレスフォーマットの例を
図７（ｂ）に示す。上位アドレスＡ００，Ａ０１＝”１
０”であり、乗算動作であることを示している。アドレ
スＡ１０，Ａ１１，及びＡ１２は、それぞれ丸め指定信
号ＩＲＮＤ、並びに整数型識別信号ＩＸＭ及びＩＹＭに
接続され、乗算のモードを指定する。アドレスＡ１３〜
Ａ２０は上位ＲＡＭ２２へのアドレスＲＡＤＲＨ０〜Ｒ
ＡＤＲＨ７、Ａ２２〜Ａ２９は下位ＲＡＭ２３へのアド
レスＲＡＤＲＬ０〜ＲＡＤＲＬ７であり、それぞれのフ
ィールドで指定された上位ＲＡＭ２２及び下位ＲＡＭ２
３のワードが読み出される。

【００９０】乗算動作では、上位ＲＡＭ２２から読み出
されたデータがソースレジスタ３３に、下位ＲＡＭ２３
から読み出されたデータがソースレジスタ３４に格納さ
れ、乗算結果ＩＰ０〜ＩＰ３１が出力バッファ３５を介
してデータバスＤＢに出力される。

【００９１】乗算動作ではバスコントローラ２７は、チ
ップイネーブル信号ＣＥ０〜ＣＥ３をアクティブにし、
リード／ライト信号ＲＲＷを”１”にして上位ＲＡＭ２
２及び下位ＲＡＭ２３からデータを読み出す。双方向バ
ッファ３１及び３２は制御信号ＥＮによってイネーブル
状態であり、また、方向はリード／ライト信号ＲＷによ
って制御されている。

【００９２】バスコントローラ７２は、アドレス信号Ａ
１３〜Ａ２０を上位ＲＡＭ２２へのアドレスＲＡＤＲＨ
０〜ＲＡＤＲＨ７として、Ａ２２〜Ａ２９を下位ＲＡＭ
２３へのアドレスＲＡＤＲＬ０〜ＲＡＤＲＬ７としてそ
れぞれ出力し、上位ＲＡＭ２２及び下位ＲＡＭ２３の独
立したワードを読み出す。

【００９３】上位ＲＡＭ２２及び下位ＲＡＭ２３から読
み出されたデータがデータバスＤＢへ出力されると、制
御信号ＬＡＴＥによってデータ信号Ｄ００〜Ｄ１５の値
がソースレジスタ３３へ、データ信号Ｄ１６〜Ｄ３１の
値がソースレジスタ３４へラッチされ、乗算器２５へ供
給される。出力バッファ３５は制御信号ＭＯＥによりイ
ネーブル状態となっており、乗算器２５の演算結果がデ
ータバスＤＢへ出力される。従って、プロセッサ２１
は、１回のリードバスサイクルで１６ビットの乗算を実
行できることとなる。

【００９４】上述のＲＡＭアクセス動作及び乗算動作を
実現するため、バスコントローラ２７は図８に示すよう
な構成になっている。

【００９５】上位ＲＡＭ２２及び下位ＲＡＭ２３に対す
るリード／ライト信号ＲＲＷは、ゲートＧ２４によりラ
イトバスサイクルでアドレスストローブ信号ＡＳがアク
ティブ（”０”：Ｌｏｗレベル）の間だけ”０”（Ｌｏ
ｗレベル）となる。

【００９６】アドレス信号Ａ００，Ａ０１＝”００”の
時はＲＡＭアクセスであり、信号ＲＭがアクティブ（”
０”：Ｌｏｗレベル）となる。アドレス信号Ａ００，Ａ
０１＝”１０”、且つリード／ライト信号ＲＷが”１”
の時は乗算動作であり、信号ＭＭがアクティブ（”
０”：Ｌｏｗレベル）となる。

【００９７】チップイネーブル信号ＣＥ０〜ＣＥ３は、
ＲＡＭアクセス動作ではアドレスストローブ信号ＡＳが
アクティブである間はアクティブ（”０”：Ｌｏｗレベ
ル）になり、乗算動作では状態信号ＳＴＡＴＥが”１”
（Ｈｉｇｈレベル）でバスサイクルの前半を示し、且つ
第２クロックＢＣＬＫ２が”１”（Ｈｉｇｈレベル）の
時にアクティブになる。

【００９８】信号ＭＭがアクティブで乗算動作の時、セ
レクタＳ１によりアドレス信号Ａ１３〜Ａ２０がアドレ
ス信号ＲＡＤＲＨ０〜ＲＡＤＲＨ７として上位ＲＡＭ２
２に出力される。それ以外はアドレス信号Ａ２２〜Ａ２
９がアドレス信号ＲＡＤＲＨ０〜ＲＡＤＲＨ７として出
力される。また、アドレス信号Ａ２２〜Ａ２９はアドレ
ス信号ＲＡＤＲＬ０〜ＲＡＤＲＬ７として下位ＲＡＭ２
３に出力される。

【００９９】バスコントローラ２７は、状態信号ＳＴＡ
ＴＥが”０”（Ｌｏｗレベル）でバスサイクルの後半を
示している時に、プロセッサ２１へデータ転送終了信号
ＤＣを返す。従って、バスサイクルは１クロックで終了
する。

【０１００】また、乗算動作で状態信号ＳＴＡＴＥと第
２クロックＢＣＬＫ２が”１”（Ｈｉｇｈレベル）の
時、制御信号ＬＡＴＥを”０”（Ｌｏｗレベル）にし、
状態信号ＳＴＡＴＥが”０”（Ｌｏｗレベル）で第２ク
ロックＢＣＬＫ２が”１”（Ｈｉｇｈレベル）の時に制
御信号ＡＯＥを”０”（Ｌｏｗレベル）にする。

【０１０１】図９に乗算動作時のタイミングチャートを
示す。

【０１０２】プロセッサ２１は図７（ｂ）に相当するア
ドレスを出力する。ここで、丸め指定信号ＩＲＮＤ＝”
０”、整数型識別信号ＩＸＭ＝”０”，ＩＹＭ＝”
０”、ＲＡＤＲＨフィールド＝”Ａ”、並びにＲＡＤＲ
Ｌフィールド＝”Ｂ”とする。

【０１０３】バスコントローラ２１は乗算動作のアドレ
スを認識して、チップイネーブルＣＥ０〜ＣＥ３及び制
御信号ＥＮをアクティブ（”０”：Ｌｏｗレベル）にす
る。上位ＲＡＭ２２及び下位ＲＡＭ２３に、それぞれＲ
ＡＤＲＨフィールド及びＲＡＤＲＬフィールドのアドレ
スが与えられ、データバスＤＢにデータが出力される。
制御信号ＬＡＴＥがアクティブ（”０”：Ｌｏｗレベ
ル）になり、制御信号ＬＡＴＥの立ち上がりのタイミン
グで、上位ＲＡＭ２２の出力であるＡ番地の内容と下位
ＲＡＭ２３の出力であるＢ番地の内容が、それぞれソー
スレジスタ３３及び３４にラッチされ、データが乗算器
２５に入力される。

【０１０４】状態信号ＳＴＡＴＥが”０”（Ｌｏｗレベ
ル）であるバスサイクルの後半では、信号ＭＯＥがアク
ティブ（”０”：Ｌｏｗレベル）になり、乗算器２５か
ら乗算結果が出力バッファ３５を介してデータバスＤＢ
に出力され、プロセッサ２１は乗算結果を読み込むこと
となる。

【０１０５】次に、本実施例の情報処理装置で乗算を行
う場合のプログラミング例を示す。

【０１０６】乗算は１回のリードバスサイクルで実行さ
れるので、ｍｏｖ＠ｍｅｍ，ｒｅｇといったメモリからレジスタへの転送命令等を使用す
る。ここで第１オペランドはメモリリードアクセスを示
しており、ｍｅｍを図７（ｂ）に示す乗算動作のための
アドレス値にしておけば、乗算結果をプロセッサ２１の
内部レジスタｒｅｇに格納できる。

【０１０７】例えば、アドレス”ｈ’ＡＡ”の上位ＲＡ
Ｍ２２に格納されている符号なしデータｄａｔａ１とア
ドレス”ｈ’Ｃ２”の下位ＲＡＭ２３に格納されている
符号なしデータｄａｔａ２の乗算を行い、その３２ビッ
トの乗算結果をプロセッサ２１の内部レジスタｒ０に格
納する命令を考える。ここで、数値の先頭に付記された
ｈ’は該数値が１６進数であることを示す。

【０１０８】この場合、図７（ｂ）に示す乗算動作のア
ドレスは、Ａ００＝”１”，Ａ０１＝”０’であり、ま
た丸め指定信号ＩＲＮＤ＝”０”、整数型識別信号ＩＸ
Ｍ及びＩＹＭ＝”０”よりＡ１０〜Ａ１２＝”０”であ
り、更にＡ１３〜Ａ２０＝”ｈ’ＡＡ”，Ａ２２〜Ａ２
９＝”ｈ’Ｃ２”であるので、その他のビットを”０”
とすると、アドレス信号Ａ００〜Ａ３１は”ｈ’８００
５５３０８”となる。

【０１０９】従ってｍｏｖ＠ｈ’８００５５３０８，ｒ０により、データｄａｔａ１及びｄａｔａ２の積を求め、
内部レジスタｒ０に格納することができる。尚、上位１
６ビットを丸めた結果のみを内部レジスタｒ０に格納す
るのであれば、丸め指定信号ＩＲＮＤ＝”１”よりアド
レスＡ１０＝”１”とし、１６ビット幅でリード動作を
行えばよい。この場合の命令は、以下のようになる。

【０１１０】ｍｏｖ＠ｈ’８０２５５３０８．ｈ，ｒ０．ｈ各オペランドに続く”．ｈ”は１６ビット幅のデータ転
送であることを示している。更に、データが符号付き整
数ならば、整数型識別信号ＩＸＭ及びＩＹＭを”１”と
したアドレスによりリード動作を行えばよい。

【０１１１】以上、本発明の第２の実施例を説明した
が、このようにすると、プロセッサ２１のリードバスサ
イクルの前半をデータバスＤＢを乗算器２５へのデータ
転送のために使用し、バスサイクルの後半を乗算器２５
から出力された乗算結果をプロセッサ２１が読み込む動
作に当てることができる。このように、本実施例の情報
処理装置では効率的にデータバスＤＢを使用することが
できる。

【０１１２】

【発明の効果】以上説明したように、本発明によれば、
プロセッサが行う１回のバスサイクルを前半と後半に分
け、バスサイクルの前半では、第１のデバイス装置（記
憶手段）がデータバスに出力したデータを第２のデバイ
ス装置（演算手段）に転送し、バスサイクルの後半で
は、第２のデバイス装置（演算手段）がデータバス上に
出力したデータをプロセッサに転送することとしたの
で、１回のバスサイクル中に、データバス上で２つのデ
ータをドライブすることが可能であるため、データバス
の使用効率が上がり、演算等の処理の実行時間を短縮さ
せ、結果として、装置全体の性能を向上させ得る情報処
理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る情報処理装置の構
成図である。

【図２】第１の実施例の情報処理装置における演算時の
タイミングチャートである。

【図３】第１の実施例の情報処理装置のバスコントロー
ラの回路図である。

【図４】第１の実施例の情報処理装置のステート生成ロ
ジックの回路図である。

【図５】本発明の第２の実施例に係る情報処理装置の構
成図である。

【図６】第２の実施例の情報処理装置の乗算器の構成図
である。

【図７】第２の実施例の情報処理装置のアドレスフォー
マットを説明する図であり、図７（ａ）はＲＡＭをアク
セスする場合、図７（ｂ）は乗算を行なう場合のアドレ
スフォーマットである。

【図８】第２の実施例の情報処理装置のバスコントロー
ラの回路図である。

【図９】第２の実施例の情報処理装置における乗算を行
なう場合の動作タイミングチャートである。

【図１０】従来の情報処理装置の構成図である。

【図１１】従来の情報処理装置における演算時のタイミ
ングチャートである。

【図１２】従来の情報処理装置におけるバスコントロー
ラの回路図である。

【符号の説明】

１，２１，１０１プロセッサ３ＲＡＭ（第１のデバイス装置，記憶手段）２２上位ＲＡＭ２３下位ＲＡＭ１０３ＲＡＭ５演算器（第２のデバイス装置，演算手段）２５乗算器１０５演算器７バスコントローラ（アドレスデコード手段）２７，１０７バスコントローラ９ステート生成ロジック（ステート手段）２９ステート生成ロジック１１，３１，３２，１１１双方向バッファ１２，３３，３４，１１２ソースレジスタ１３，３５，１１３出力バッファＢＣＬＫ基本クロックＣＬＫ２倍周波数クロックＡＢアドレスバスＡ００〜Ａ２９アドレス信号ＤＢデータバスＤ００〜Ｄ３１データ信号ＣＢコントロールバスＲＷリード／ライト信号ＡＳアドレスストローブ信号ＳＴＡＴＥ状態信号ＢＣＬＫ２第２クロックＣＥチップイネーブル信号ＥＮ制御信号ＬＡＴＥ制御信号ＡＯＥ制御信号Ｇ１〜Ｇ５９ゲート回路Ｆ１〜Ｆ２フリップフロップＢＣ０〜ＢＣ３バイトコントロール信号ＤＣデータ転送終了信号ＲＡＤＲＨ０〜ＲＡＤＲＨ７上位ＲＡＭ２２のアドレ
ス信号ＲＡＤＲＬ０〜ＲＡＤＲＬ７下位ＲＡＭ２３のアドレ
ス信号ＲＲＷリード／ライト信号ＭＯＥ制御信号ＩＸ０〜ＩＸ１５，ＩＹ０〜ＩＹ１５入力データＩＰ０〜ＩＰ３１乗算結果ＩＸＭ，ＩＹＭ整数型識別信号ＩＲＮＤ丸め指定信号Ｓ１セレクタ４１デコーダ４２セレクタ（部分積生成部）４３並列加算器４４全加算器ＳＳＬ選択信号ＰＰ部分積Ｓ＆Ｃ最後のロウの和及びキャリー

Claims

【特許請求の範囲】

【請求項１】アドレスバス及びデータバスによりバス
結合されたプロセッサ、第１のデバイス装置、及び第２
のデバイス装置と、前記プロセッサが実行するバスサイクルの前半と後半を
判別するステート手段とを有し、前記プロセッサが前記第２のデバイス装置を対象とする
バスサイクルを実行した場合に、前記ステート手段がバ
スサイクルの前半を示す期間には、前記第１のデバイス
装置が出力するデータを前記データバスを介して前記第
２のデバイス装置に転送し、バスサイクルの後半を示す
期間には、前記第２のデバイス装置が出力するデータを
前記データバスを介して前記プロセッサに転送すること
を特徴とする情報処理装置。
【請求項２】アドレスバス及びデータバスによりバス
結合されたプロセッサ、第１のデバイス装置、及び第２
のデバイス装置と、前記プロセッサが実行するバスサイクルの前半と後半を
判別するステート手段と、前記アドレスバスの一部をデコードしてバスサイクルの
対象となるデバイス装置を判別するアドレスデコード手
段とを有し、前記プロセッサが実行するバスサイクルが前記アドレス
デコード手段で判別された一方のデバイス装置を対象と
するバスサイクルである場合に、前記ステート手段がバ
スサイクルの前半を示す期間には、前記アドレスデコー
ド手段で判別されない他方のデバイス装置が出力するデ
ータを、前記データバスを介して、前記アドレスデコー
ド手段で判別された一方のデバイス装置に転送し、バス
サイクルの後半を示す期間には、前記アドレスデコード
手段で判別された一方のデバイス装置が出力するデータ
を、前記データバスを介して前記プロセッサに転送する
ことを特徴とする情報処理装置。
【請求項３】アドレスバス及びデータバスによりバス
結合されたプロセッサ、及び第１から第ｎ（ｎは任意の
正整数）の複数個のデバイス装置と、前記プロセッサが実行するバスサイクルの前半と後半を
判別するステート手段と、前記アドレスバスの一部をデコードしてバスサイクルの
対象となるデバイス装置を判別するアドレスデコード手
段とを有し、前記プロセッサが実行するバスサイクルが前記アドレス
デコード手段で判別された一のデバイス装置を対象とす
るバスサイクルである場合に、前記ステート手段がバス
サイクルの前半を示す期間には、前記アドレスデコード
手段で判別されない他のデバイス装置が出力するデータ
を、前記データバスを介して、前記アドレスデコード手
段で判別された一のデバイス装置に転送し、バスサイク
ルの後半を示す期間には、前記アドレスデコード手段で
判別された一のデバイス装置が出力するデータを、前記
データバスを介して前記プロセッサに転送することを特
徴とする情報処理装置。
【請求項４】前記第１のデバイス装置は、前記アドレ
スバスによって指定された番地の記憶データを前記デー
タバスに出力する記憶手段であり、前記第２のデバイス装置は、前記データバス上のデータ
を入力して演算結果を前記データバスに出力する演算手
段であることを特徴とする請求項１、２、または３に記
載の情報処理装置。