JPS60246648A - ゲ−トアレイ - Google Patents
ゲ−トアレイInfo
- Publication number
- JPS60246648A JPS60246648A JP10345284A JP10345284A JPS60246648A JP S60246648 A JPS60246648 A JP S60246648A JP 10345284 A JP10345284 A JP 10345284A JP 10345284 A JP10345284 A JP 10345284A JP S60246648 A JPS60246648 A JP S60246648A
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- JP
- Japan
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- wiring
- gate array
- upper layer
- bent
- signal lines
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- Pending
Links
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- 230000002411 adverse Effects 0.000 abstract description 2
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリを内蔵したゲートアレイに係り、特にそ
の配線構造に関する。
の配線構造に関する。
（８） 産業上の利用分野
最近、半導体ウエハー−ヒに使用者の要求する回路を、
配線工程を変化させるだけで作成するゲートアレイが広
く使用されてきており、且つ、ゲートアレイはメモリを
内蔵したものが多い。
配線工程を変化させるだけで作成するゲートアレイが広
く使用されてきており、且つ、ゲートアレイはメモリを
内蔵したものが多い。
このようなゲートアレイは多品種少量生産に対応したＬ
ＳＩ生産の手法であって、半導体製造の総合的技術で作
成されている。
ＳＩ生産の手法であって、半導体製造の総合的技術で作
成されている。
（ｂｌ 従来の技術
第２図はそのゲートアレイ・千ノブの回路部の配置図を
示しており、ｌは基本セル列、２はＲＡＭ（メモリ）、
３は入出力（Ｉｌｏ）用ケートである。図の如く、ゲー
トアレイが外部と接続し易いようにＩ１０ゲート３を千
ノブの周囲に設りてあり、その１１０ゲート３の数も約
２００個に達するゲートアレイも使用されている。
示しており、ｌは基本セル列、２はＲＡＭ（メモリ）、
３は入出力（Ｉｌｏ）用ケートである。図の如く、ゲー
トアレイが外部と接続し易いようにＩ１０ゲート３を千
ノブの周囲に設りてあり、その１１０ゲート３の数も約
２００個に達するゲートアレイも使用されている。
第３図は、そのうちのＲＡ Ｍ ２ ’＋ｉ６域の配線
構造を図示したもので、配線はデコーダ部りを通したア
ドレス線糺と、これに直交するデータ線ＤＬ （何れも
信号線）とがマトリックス状に配置されていて、これら
の配線の幅および間隔は何れも２μＩｎ程度と大変高密
度な配線となってきた。又、デコーダ部Ｉ〕内の配線端
およびデータ線ＤＬの配線端（図中の上部に示す点）か
らは論理ゲート回路１の配線に接続されている。
構造を図示したもので、配線はデコーダ部りを通したア
ドレス線糺と、これに直交するデータ線ＤＬ （何れも
信号線）とがマトリックス状に配置されていて、これら
の配線の幅および間隔は何れも２μＩｎ程度と大変高密
度な配線となってきた。又、デコーダ部Ｉ〕内の配線端
およびデータ線ＤＬの配線端（図中の上部に示す点）か
らは論理ゲート回路１の配線に接続されている。
ところで、このＲＡＭに設けられたマトリックス状の配
線の上層に、層間絶縁膜を介して第２層の配線が形成さ
れて、多層配線を形成しており、上層には例えば、Ｉ１
０ゲート３と基本セル列１とを接続するｆｄ号線が設け
られている。
線の上層に、層間絶縁膜を介して第２層の配線が形成さ
れて、多層配線を形成しており、上層には例えば、Ｉ１
０ゲート３と基本セル列１とを接続するｆｄ号線が設け
られている。
従って、第４図＋８＋に示す上層配線の部分図のように
、下層のＲＡＭ２の配線（アドレス線＾Ｌ、データ線Ｏ
Ｌなど）と、上層の信号線ＳＬとが丁度重ね合って形成
されることが起こる。第２層の配線は下層の配線よりも
幅および間隔が広く形成されていて、例えば幅および間
隔ともに４μｍ程度になるため、重なり合うチャンスが
非密に多い。
、下層のＲＡＭ２の配線（アドレス線＾Ｌ、データ線Ｏ
Ｌなど）と、上層の信号線ＳＬとが丁度重ね合って形成
されることが起こる。第２層の配線は下層の配線よりも
幅および間隔が広く形成されていて、例えば幅および間
隔ともに４μｍ程度になるため、重なり合うチャンスが
非密に多い。
１０） 発明が解決しようとする問題点そうすると、第
４図（ｂｌの断面図（同図は第４図＋８＋のＡＡ断面図
）に示すように、層間絶縁ｆｆ１Ｏの膜厚は僅か数１０
００人しがないため、上と下との信号線が極めて接近し
て、而も平行した配線の配線長が長くなると、両配線間
の配線容量が大きくなって、動作速度が遅くなる問題が
起こる。尚、図中の１１はチップ基板、その他の記号は
上記と同様である。
４図（ｂｌの断面図（同図は第４図＋８＋のＡＡ断面図
）に示すように、層間絶縁ｆｆ１Ｏの膜厚は僅か数１０
００人しがないため、上と下との信号線が極めて接近し
て、而も平行した配線の配線長が長くなると、両配線間
の配線容量が大きくなって、動作速度が遅くなる問題が
起こる。尚、図中の１１はチップ基板、その他の記号は
上記と同様である。
本発明は、このようなゲートアレイの動作速度の遅延を
少なくするための、ゲートアレイの配線構造を堤案する
ものである。
少なくするための、ゲートアレイの配線構造を堤案する
ものである。
ｌｄｌ 問題点を解決するための手段
その目的は、複数の基本セルがアレイ状に配列された領
域と、メモリ回路が形成されたメモリ領域とを有し、該
メモリ領域上を通過する配線は段階的に折り曲げて配置
し、該メモリ回路との平行配線が少なくなるようにした
ゲートアレイによって達成される。
域と、メモリ回路が形成されたメモリ領域とを有し、該
メモリ領域上を通過する配線は段階的に折り曲げて配置
し、該メモリ回路との平行配線が少なくなるようにした
ゲートアレイによって達成される。
ｔｅｌ 作用
即ち、例えば下層の１つのデータ線ＤＬと上層の１つの
信号線ＳＬとが、メモリ領域上で完全に重なり合い、且
つ長い配線長に亙って一致することのないように、ジグ
ザグ状に曲げた信号線を形成する。
信号線ＳＬとが、メモリ領域上で完全に重なり合い、且
つ長い配線長に亙って一致することのないように、ジグ
ザグ状に曲げた信号線を形成する。
そうすれば、１つの信号線と１つの信号線とが重なり合
う距離が短かくなり、それだけそれぞれの信号線間の配
線容量が小さくなって、動作速度への悪影響が減少する
。
う距離が短かくなり、それだけそれぞれの信号線間の配
線容量が小さくなって、動作速度への悪影響が減少する
。
ｆｆ） 実施例
以下１図面を参照して実施例によって詳細に説明する。
第１図は従来例の第４図（ａｌに対応しまた、本発明に
かかるＲＡＭ領域の上層配線の部分図を示しており、Ｓ
Ｌ６がジグザグ状に曲がって設番１られた信号線である
。このようなジグザグ状の信号線Ｓ１．。
かかるＲＡＭ領域の上層配線の部分図を示しており、Ｓ
Ｌ６がジグザグ状に曲がって設番１られた信号線である
。このようなジグザグ状の信号線Ｓ１．。
を設け、ＲＡＭの領域十で図示のように１回１．形に曲
げると、それぞれの信号線間、即ら下層の１つのデータ
線ＯＬと上層の１つの信号線ＳＬとの容量の最大値は半
分になる。
げると、それぞれの信号線間、即ら下層の１つのデータ
線ＯＬと上層の１つの信号線ＳＬとの容量の最大値は半
分になる。
又、例えば、第５図に示すように、ＲＡＭ２の領域上で
、上層の信号線Ｓｔ、。を２回Ｉ７形に曲げた配線構造
にすると、信号線間の配線容量の最大値を約１７３に低
下させることができる。
、上層の信号線Ｓｔ、。を２回Ｉ７形に曲げた配線構造
にすると、信号線間の配線容量の最大値を約１７３に低
下させることができる。
従・つて、本発明の構造によれば高密度ゲートアレイの
動作を一層速くすることができる。
動作を一層速くすることができる。
尚、上記はメモリの内、ＲＡＭを内蔵した例で説明した
が、ＲＯＭの場合にも同様の効果があることは当然であ
る。
が、ＲＯＭの場合にも同様の効果があることは当然であ
る。
（ｇ） 発明の効果
以」二の説明から判るように、本発明によれば高密度化
するゲートアレイの配線層間の容量を減少する効果があ
り、ゲートプレイの高速動作に没立つものである。
するゲートアレイの配線層間の容量を減少する効果があ
り、ゲートプレイの高速動作に没立つものである。
第１図は本発明にかかるＲＡＭ領域の上層配線の部分図
、第２図はゲートアレイ・チップの回路配置別図、第３
図はそのうちのＲＡＭの下層の配線構造図、第４図＋８
１はその−ｈ層配線の部分図、第４図１ｂ）はそのへＡ
断面図、第５図は本発明にかかる他の実施例のＲＡＭ
Ｖｊ１５の上層配線図である。 図中、１は基本セル列、２はＲＡＭ （メモリ）。 ３はＩ１０ゲート、１０は眉間絶縁膜、１１は千ノブ基
板、Ｄはデコーダ部、 ＡＬはアドレス線、Ｄｌ、はデ
ータ線、 ＳＬは上層の信号線、 ＳＬｏは本発明にか
かる上層の信号線を示している。 第１図 第２図 第３図 。１ 第４図 第５１！！１
、第２図はゲートアレイ・チップの回路配置別図、第３
図はそのうちのＲＡＭの下層の配線構造図、第４図＋８
１はその−ｈ層配線の部分図、第４図１ｂ）はそのへＡ
断面図、第５図は本発明にかかる他の実施例のＲＡＭ
Ｖｊ１５の上層配線図である。 図中、１は基本セル列、２はＲＡＭ （メモリ）。 ３はＩ１０ゲート、１０は眉間絶縁膜、１１は千ノブ基
板、Ｄはデコーダ部、 ＡＬはアドレス線、Ｄｌ、はデ
ータ線、 ＳＬは上層の信号線、 ＳＬｏは本発明にか
かる上層の信号線を示している。 第１図 第２図 第３図 。１ 第４図 第５１！！１
Claims (1)
- 複数の基本セルがアレイ状に配列された領域と、メモリ
回路が形成されたメモリ領域とを有し、該メモリ領域上
を通過する配線は段階的に折り曲げて配置し、該メモリ
回路との平行配線が少なくなるようにしたことを特徴と
するケートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10345284A JPS60246648A (ja) | 1984-05-21 | 1984-05-21 | ゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10345284A JPS60246648A (ja) | 1984-05-21 | 1984-05-21 | ゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246648A true JPS60246648A (ja) | 1985-12-06 |
Family
ID=14354414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10345284A Pending JPS60246648A (ja) | 1984-05-21 | 1984-05-21 | ゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246648A (ja) |
-
1984
- 1984-05-21 JP JP10345284A patent/JPS60246648A/ja active Pending
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