JPS6024653A - デバツク装置 - Google Patents
デバツク装置Info
- Publication number
- JPS6024653A JPS6024653A JP58131803A JP13180383A JPS6024653A JP S6024653 A JPS6024653 A JP S6024653A JP 58131803 A JP58131803 A JP 58131803A JP 13180383 A JP13180383 A JP 13180383A JP S6024653 A JPS6024653 A JP S6024653A
- Authority
- JP
- Japan
- Prior art keywords
- program
- debugging
- processor
- external memory
- loaded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は比較的小形のディジクル信号処理プロセッサの
プログラムデバッグをそのプロセッサを用いて効率よく
行う装置に関する。
プログラムデバッグをそのプロセッサを用いて効率よく
行う装置に関する。
背景技術及び従来技術と問題点
ディジタル信号処理プロセッサのプログラムをデバッグ
する方法及び装置には独々のものが提案されている。プ
ログラムデバッグとしては実除に作動させるプログラム
全実Ｍのプロセッサで火際の作動状態とはソ同じ状態で
オンラインで行うことが望まれている。しかしながら一
般にマイクロコンピュータ、マイクロプロセッサと称せ
られる比較的小形のディジタル信号処理プロセッサのデ
バッグにおいては、ディジタル信号処理プロセッサの物
理的制約、機能的ｉＩ］ｌｊ約により効率良いデバッグ
を尖現することが難しい。
する方法及び装置には独々のものが提案されている。プ
ログラムデバッグとしては実除に作動させるプログラム
全実Ｍのプロセッサで火際の作動状態とはソ同じ状態で
オンラインで行うことが望まれている。しかしながら一
般にマイクロコンピュータ、マイクロプロセッサと称せ
られる比較的小形のディジタル信号処理プロセッサのデ
バッグにおいては、ディジタル信号処理プロセッサの物
理的制約、機能的ｉＩ］ｌｊ約により効率良いデバッグ
を尖現することが難しい。
このような小形ディジタル信号処理プロセッサにおける
プログラムデバッグにおいて比較的能率の良いものとし
て提案されているものに、１つの外付ＲＡＭを付加した
ものがある。この方式は、本来のプログシムに装荷され
るＲＯＭとは別にデバッグ用にメモリ変更の容易なＲＡ
Ｍを外部に設け、該ＲＡＭに被デバツグプログラムを装
荷すると共にデバッグサポート用プログラムを装荷し、
上述のＲＯＭの代わシに外付ＲＡＭを動作させてＲＯＭ
に装荷されるものと同等の被デバツグプログラムを作動
させてプログラムデバッグを行つものである。これにょ
シブバッグされたものがＲＯＭに装荷される。
プログラムデバッグにおいて比較的能率の良いものとし
て提案されているものに、１つの外付ＲＡＭを付加した
ものがある。この方式は、本来のプログシムに装荷され
るＲＯＭとは別にデバッグ用にメモリ変更の容易なＲＡ
Ｍを外部に設け、該ＲＡＭに被デバツグプログラムを装
荷すると共にデバッグサポート用プログラムを装荷し、
上述のＲＯＭの代わシに外付ＲＡＭを動作させてＲＯＭ
に装荷されるものと同等の被デバツグプログラムを作動
させてプログラムデバッグを行つものである。これにょ
シブバッグされたものがＲＯＭに装荷される。
しかしながら上述の方式は下記に列挙する問題点がある
。この柚の小形ディジタル信号処理プロセッサのメモリ
容量としては例えば１キロワード（ＫＷ）程度と小さく
、そのメモリ容量の限界まで使用していることが多い。
。この柚の小形ディジタル信号処理プロセッサのメモリ
容量としては例えば１キロワード（ＫＷ）程度と小さく
、そのメモリ容量の限界まで使用していることが多い。
すなわち上記ＲＯＭ及び上記外付ＲＡＭのメモリ容量も
比較的小さい。
比較的小さい。
従って外付ＲＡＭに被デバツグプログラムを装荷した後
、デバッグサポート用プログラムを装荷すべき余分のエ
リアは殆んどとれない場合が多く、被デバツグプログラ
ムの一部を消してデバッグサポート用プログラムを装荷
するようになる。このことは−貫してデバッグができな
いこと、すなわちリアルタイムのデバッグができないこ
と、被デバツグエリアとそうでないエリアをデバッグ進
行に伴って区分けしデバッグサポート用プログラムを装
荷し直すと共に消された被デバツグプログラムを復元す
るという手間がか＼ること、さらにか＼る事情からデバ
ッグサポート用プログラムの装荷エリアも極力小さくな
ければならないからデバッグサポート用プログラムの種
類、すなわちデバッグ機能が限定される等の問題が生じ
ている。
、デバッグサポート用プログラムを装荷すべき余分のエ
リアは殆んどとれない場合が多く、被デバツグプログラ
ムの一部を消してデバッグサポート用プログラムを装荷
するようになる。このことは−貫してデバッグができな
いこと、すなわちリアルタイムのデバッグができないこ
と、被デバツグエリアとそうでないエリアをデバッグ進
行に伴って区分けしデバッグサポート用プログラムを装
荷し直すと共に消された被デバツグプログラムを復元す
るという手間がか＼ること、さらにか＼る事情からデバ
ッグサポート用プログラムの装荷エリアも極力小さくな
ければならないからデバッグサポート用プログラムの種
類、すなわちデバッグ機能が限定される等の問題が生じ
ている。
発明の目的
上述の問題点に鑑み、本発明は、比較的小形のディジタ
ル（ｉ号処理グロセッザのプログ２ムデバツグに際して
、余シ複雑、高価な装置を用いずに、デバッグ機能が余
り限定されることなくリアルタイム相当のデバッグが効
率良く行い倚るデバッグ装置を提供することにある。
ル（ｉ号処理グロセッザのプログ２ムデバツグに際して
、余シ複雑、高価な装置を用いずに、デバッグ機能が余
り限定されることなくリアルタイム相当のデバッグが効
率良く行い倚るデバッグ装置を提供することにある。
発明の構成
本発明においては、ディジタル信号処理プロセッサの被
デバツグプログラム及びそのデバッグサポートプログラ
メを１つの外付メモリに装荷し該外付メモリに装荷され
たブロムを前記プロセッサで作動させてプログラムのデ
バッグを行う装置において、前記プロセッサの被デバツ
グプログラムと同等のプログラムが装荷され該プログラ
ムが前記プロセッサで作動しイ？）るように接続された
第１の外付メモリ、該８Ｈの外付メモリに装荷されたプ
ログラムをデバッグするサポートプログラムが装荷され
該サポートプログラムが前記プロセッサで作動し得るよ
うに接続された第２の外付メモリ、及び、前記第１の外
付メモリのプログラム実行中所定の種類の命令が検出さ
れた場合、前記第２の外付メモリの該当するサポートプ
ログラムに切換で作動させ当該サポートプログラム終了
後前記第１の外付メモリのプログラムを再び作動させる
ようにした制御手段、を具備することを特徴とする、デ
ィジタル信号処理プロセッサのデバッグ装Ｕ＜ｔ、が提
供される。
デバツグプログラム及びそのデバッグサポートプログラ
メを１つの外付メモリに装荷し該外付メモリに装荷され
たブロムを前記プロセッサで作動させてプログラムのデ
バッグを行う装置において、前記プロセッサの被デバツ
グプログラムと同等のプログラムが装荷され該プログラ
ムが前記プロセッサで作動しイ？）るように接続された
第１の外付メモリ、該８Ｈの外付メモリに装荷されたプ
ログラムをデバッグするサポートプログラムが装荷され
該サポートプログラムが前記プロセッサで作動し得るよ
うに接続された第２の外付メモリ、及び、前記第１の外
付メモリのプログラム実行中所定の種類の命令が検出さ
れた場合、前記第２の外付メモリの該当するサポートプ
ログラムに切換で作動させ当該サポートプログラム終了
後前記第１の外付メモリのプログラムを再び作動させる
ようにした制御手段、を具備することを特徴とする、デ
ィジタル信号処理プロセッサのデバッグ装Ｕ＜ｔ、が提
供される。
実施例
以下本発明の一実施例について添付図面を参照して述べ
る。
る。
第１図は本発明の一実施例としてのデバッグ装置を示す
。第１図において、ｌはプロセッサを示し、該プロセッ
サはＣＰＵ等の外にプログラムが装荷されるべきＲＯＭ
を有している（いずれも図示せず）。また第１及び第２
のＲＡＭ ２ 、３ 、 ｔｌｒｌ坤１１回路４．プロ
グラムアドレススタック５．バッファ６及びセレクタ７
が設けられ、図示の如くプロセッサ１及び上記要素間が
接続されている。
。第１図において、ｌはプロセッサを示し、該プロセッ
サはＣＰＵ等の外にプログラムが装荷されるべきＲＯＭ
を有している（いずれも図示せず）。また第１及び第２
のＲＡＭ ２ 、３ 、 ｔｌｒｌ坤１１回路４．プロ
グラムアドレススタック５．バッファ６及びセレクタ７
が設けられ、図示の如くプロセッサ１及び上記要素間が
接続されている。
第１のＲＡＭ２（以下ＲＡＭＩとＩ！ＩＩｒす）にはＲ
ＯＭに装荷されるべき被デバツグプログラムが装荷され
、第２のＲＡＭ３ （以下ＲＡＭ２と略す）にはデバッ
グ用プログラムが装荷されている。尚、ＲＡＭ１及びＲ
ＡＭ２はテストジャックを介してプロセッサ１と接続さ
れることによシ、本来作動すべきプロセッサのＲＯＭ
（図示せず）内のグロダラムに代わって、これらＲＡＭ
Ｉ及びＲＡＭ２のプログラムが作動するようになってい
る。このためＲＡＭ１及びＲＡＭ２はプロセッサ１に接
続され、且つセレクタ７を介して制御を受ける。しかし
ながら、ＲＡＭＩ及びＲＡＭ２は同タイミングで同時に
作動することはせず、後述するように制御回路４からＲ
端子に信号が印加された一方が作動する。
ＯＭに装荷されるべき被デバツグプログラムが装荷され
、第２のＲＡＭ３ （以下ＲＡＭ２と略す）にはデバッ
グ用プログラムが装荷されている。尚、ＲＡＭ１及びＲ
ＡＭ２はテストジャックを介してプロセッサ１と接続さ
れることによシ、本来作動すべきプロセッサのＲＯＭ
（図示せず）内のグロダラムに代わって、これらＲＡＭ
Ｉ及びＲＡＭ２のプログラムが作動するようになってい
る。このためＲＡＭ１及びＲＡＭ２はプロセッサ１に接
続され、且つセレクタ７を介して制御を受ける。しかし
ながら、ＲＡＭＩ及びＲＡＭ２は同タイミングで同時に
作動することはせず、後述するように制御回路４からＲ
端子に信号が印加された一方が作動する。
以下第２図をも参照して第１図装置の動作について述べ
る。第２図（ａ）は被デバツグプログラムが装荷された
ＲＡＭ１の内容を概略的に示したものである。しかしな
がら、ＲＡＭ１の内容は本来の被デバツグプログラムの
内容に対し、必要最小限の範囲で付加的な命令を加えて
いる。すなわち第２図（ａ）の実施例においてはアドレ
スＡＤＺ、ＡＤ２゜ＡＤ３にデバッグプログラムのコー
ル部を加えている。一方第２図（ｂ）は被デバツグプロ
グラムのデバッグをサポートするためのプログラム、例
えばダンプルーチンｒ）Ｒ１、レジスタの内容をトレー
スするルーチンＤＲ２、テストデータ設定ルーチンＤＲ
３等が装荷されでいる。明らかなようにＲＡＭ２にはプ
ロセッサｌのデバッグに必要ときれるはソ全てのサポー
トプログラムが装荷できる。
る。第２図（ａ）は被デバツグプログラムが装荷された
ＲＡＭ１の内容を概略的に示したものである。しかしな
がら、ＲＡＭ１の内容は本来の被デバツグプログラムの
内容に対し、必要最小限の範囲で付加的な命令を加えて
いる。すなわち第２図（ａ）の実施例においてはアドレ
スＡＤＺ、ＡＤ２゜ＡＤ３にデバッグプログラムのコー
ル部を加えている。一方第２図（ｂ）は被デバツグプロ
グラムのデバッグをサポートするためのプログラム、例
えばダンプルーチンｒ）Ｒ１、レジスタの内容をトレー
スするルーチンＤＲ２、テストデータ設定ルーチンＤＲ
３等が装荷されでいる。明らかなようにＲＡＭ２にはプ
ロセッサｌのデバッグに必要ときれるはソ全てのサポー
トプログラムが装荷できる。
デバッグモードにおいて、ＲＡＭＩのプログラム内容が
プロセッサ１で実行される。プログラム実行中にアドレ
スＡＤＩに到達し、その命令がデバッグルーチンＤＲＩ
をコールするものであることを制御回路４が検出すると
、そのアドレスＡＤＩはスタック５に保存され、制御４
４１回路４はＲＡＭ１端子の論理を「１」→「０」に変
化させ、プログラムの実行をＲＡＭ２に移行させると同
時に、アドレスＡＤＺの命令がコールするＤＲＩヘブラ
ンチさせる。従ってＲＡＭ１の動作は中１０ｒＬ、ＲＡ
Ｍ２のダンプルーチンＤＲＩが作動し所定のダンプ機能
を行う。ルーチンＤＲＩの処理が終了すると（ルー チ
ンＤＲＩの実行もプロセッサ１において行なわれ、制御
回路４でその実行終了の検出さＪしる）、前にスタック
５に保存されたアドレスＡＤ１に１が加えられ、ＲＡＭ
Ｉに’＋１ｉｌＪ御が戻される。
プロセッサ１で実行される。プログラム実行中にアドレ
スＡＤＩに到達し、その命令がデバッグルーチンＤＲＩ
をコールするものであることを制御回路４が検出すると
、そのアドレスＡＤＩはスタック５に保存され、制御４
４１回路４はＲＡＭ１端子の論理を「１」→「０」に変
化させ、プログラムの実行をＲＡＭ２に移行させると同
時に、アドレスＡＤＺの命令がコールするＤＲＩヘブラ
ンチさせる。従ってＲＡＭ１の動作は中１０ｒＬ、ＲＡ
Ｍ２のダンプルーチンＤＲＩが作動し所定のダンプ機能
を行う。ルーチンＤＲＩの処理が終了すると（ルー チ
ンＤＲＩの実行もプロセッサ１において行なわれ、制御
回路４でその実行終了の検出さＪしる）、前にスタック
５に保存されたアドレスＡＤ１に１が加えられ、ＲＡＭ
Ｉに’＋１ｉｌＪ御が戻される。
すなわちＲＡＭ１のアドレスＡＤｌ＋１から次の実行が
再開される。
再開される。
他のアドレスＡＤ２．ＡＤ３からのＤＲ３，ＤＲ２のコ
ールも同様に行なわれる。
ールも同様に行なわれる。
第１図においてＩ ＸＡＤは命令転送用アドレス、■Ｄ
Ｂｕｓは命令転送用データバス、ＥＸＢｕｇ は外部バ
ス、ＰＤはプログラムデータ、ＰＡＤはプログラムアド
レスを示す。これらについては詳述を割愛したが、上記
動作に係わシ、所定情報を伝達し、或いは所定のタイミ
ングで送信される情報である。
Ｂｕｓは命令転送用データバス、ＥＸＢｕｇ は外部バ
ス、ＰＤはプログラムデータ、ＰＡＤはプログラムアド
レスを示す。これらについては詳述を割愛したが、上記
動作に係わシ、所定情報を伝達し、或いは所定のタイミ
ングで送信される情報である。
上記実施例は、プロセッサが１台の場合について述べた
が、プロセッサが複数台ある場合、例えば、音声認識装
置等の如く複数のプロセッサがパイプライン状に接続さ
れ機能分担し、全体として１つのタスクを実行するよう
な場合においても適用できる。この場合、スタック５に
も複数台分保存可能な容量をもたせ、デバッグルーチン
の装荷されたＲＡＭ２は共用にするとともできる。
が、プロセッサが複数台ある場合、例えば、音声認識装
置等の如く複数のプロセッサがパイプライン状に接続さ
れ機能分担し、全体として１つのタスクを実行するよう
な場合においても適用できる。この場合、スタック５に
も複数台分保存可能な容量をもたせ、デバッグルーチン
の装荷されたＲＡＭ２は共用にするとともできる。
発明の効果
以上述べたように本発明によれば、比較的簡単な構成の
装置で、被デバツグプログラムの制約を最小限にしてリ
アルタイム同等のデバッグが行うことができる。また本
発明によれば、デバッグの能率が著しく向上するという
効果を秦する。
装置で、被デバツグプログラムの制約を最小限にしてリ
アルタイム同等のデバッグが行うことができる。また本
発明によれば、デバッグの能率が著しく向上するという
効果を秦する。
第１図は本発明の一実施例としてのデバッグ装置の構成
図、 第２図は第１図装置のＲＡＭＩ 、ＲＡＭ２の内容を概
略的に図示しだ図、でちる。 （符号の説明） １・・・ディジタル信号処理プロセッサ、２・・・ＲＡ
ＭＩ、 ３・・・ＲＡＭ２． ４・・・’＋ｕＩＩＩ御回路、 ５・・・プログラムアドレススタック、６・・・バッフ
ァ、 ７・・・セレクタ。
図、 第２図は第１図装置のＲＡＭＩ 、ＲＡＭ２の内容を概
略的に図示しだ図、でちる。 （符号の説明） １・・・ディジタル信号処理プロセッサ、２・・・ＲＡ
ＭＩ、 ３・・・ＲＡＭ２． ４・・・’＋ｕＩＩＩ御回路、 ５・・・プログラムアドレススタック、６・・・バッフ
ァ、 ７・・・セレクタ。
Claims (1)
- １、ディジタル信号処理プロセッサの被デバツグプログ
ラム及びそのデバッグサポートプログラムを１つの外付
メモリに装荷し該外付メモリに装荷されたプログラムを
前記プロセッサで作動させてプログラムのデバッグを行
う装置において、前記プロセッサの被デバツグプログラ
ムと同等のプログラムが装荷され該プログラムが前記プ
ロセッサで作動し得るように接続された第１の外付メモ
リ、該第１の外付メモリに装荷されたプログラムをデバ
ッグするサポートプログラムが装荷され該サポートプロ
グラムが前記プロセンサで作動し得るように接続された
第２の外付メモリ、及び、前記第１の外付メモリのプロ
グラム実行中所定の種類の命令が検出された場合、前記
第２の外付メモリの該当するサポートプログラムに切換
で作動させ当該サポートプログラム終了後前記第１の外
付メモリのプログラムを再び作動させるようにした制御
手段、を具備することを特徴とする、ディジタル信号処
理プロセッサのデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131803A JPS6024653A (ja) | 1983-07-21 | 1983-07-21 | デバツク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131803A JPS6024653A (ja) | 1983-07-21 | 1983-07-21 | デバツク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024653A true JPS6024653A (ja) | 1985-02-07 |
Family
ID=15066472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131803A Pending JPS6024653A (ja) | 1983-07-21 | 1983-07-21 | デバツク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2606903A1 (fr) * | 1986-10-27 | 1988-05-20 | Burr Brown Ltd | Procede et dispositif de gestion de points d'arret dans un moniteur de logiciel |
-
1983
- 1983-07-21 JP JP58131803A patent/JPS6024653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2606903A1 (fr) * | 1986-10-27 | 1988-05-20 | Burr Brown Ltd | Procede et dispositif de gestion de points d'arret dans un moniteur de logiciel |
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