JPS60242596A - Ｃｍｏｓ ｅｐｒｏｍ用の感知増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＮＭＯ８ＥＦＲＯＭメモリセルの状態を読み
出す装置に係る。特に、本発明は、フローティングゲー
トメモリセルを通る電流を測定し、その電流を増幅し、
それをプログラムされていない標準セルと比較して正確
な読み出し結果をもたらすような装置に係る。

従来の技術 メモリ装置は、一般に、コンピュータを作動させるデー
タを記憶するのに使用される。メモリはコンピュータ作
動においては非常に重要であるので、大量のデータを記
憶していて、非常に迅速にこれをアクセスすることので
きるメモリ装置を使用することが、一般的に望ましい。

これを実行することのできる一つの方法としては、デー
タを記憶していて、次にコンピュータ処理装置でこれを
アクセスすることのできる半導体装置を組み立てること
が挙げられる。

有効であることがわかっているメモリ装置の一つとして
、電気的プログラム可能リードオンリーメモリ（ＥＦＲ
ＯＭ）がある。これは、「プログラム」でき、読み出し
動作中にコンピュータ処理装置によってアクセスするこ
とのできる半導体メモリである。ＥＰＲＯＭは、不揮発
性であることが望まれる記憶用途において特に魅力があ
る。

不揮発性というのは、メモリ装置の電源が切れた後でも
、メモリ装置に記憶されたデータを、ＥＰＲＯＭが覚え
ていることを特徴とするものである。

この不揮発性は、「フローティングゲート上トランジス
タを使ってＥＰＲＯＭメモリアレイの個々のデータセル
を構成することによって得られる。

一つのＥＰＲＯＭセルのフローティングゲートに保持さ
れる電荷の量は、そのセルがプログラムされたものかプ
ログラムされていないものかで変ってくる。セルの電気
的特性は、ゲートの電荷量によって決定するので、セル
の電気的特性を感知すればセルのプログラム状態を指示
することができる。

大量のメモリセルを有するメモリ装置を構成するときに
生じる一つの問題点は、小さく、ぎっしり詰った装置程
、製造するのが困難であり、それらの特性が、制御しに
くいということである。

メモリセルが作られる度に、メモリセルの特性に・大き
なばらつきが生じ、セルの状態を読み出す間に個々のメ
モリセルに流れる電流を予測するのが困難になる。

発明の目的 本発明の目的は、セル製造過程中の変化によってＥＰＲ
ＯＭメモリセル特性に生じるばらつきを許容することに
より高性能ＥＰＲＯＭメモリチップの収率を改善するこ
とである。

本発明の第２の目的は、ＥＰＲＯＭメモリセルの状態を
素早く感知することである。

本発明の上記及び他の目的は、以下の説明、添付図面及
び特許請求の範囲により理解されよう発明の構成 メモリセルは、これにＯビット又は１ビツトを記憶でき
るようにプログラムすることのできる「フローティング
ゲート」トランジスタで構成される。これらのメモリセ
ルは、行列構成にされ、行選択ライン及び列選択ライン
を用いて、個々のメモリアレイセルが感知のために選択
される。あるメモリセルが選択されると、ブローティン
グゲートは、これに０ビツトが記憶されているか１ビツ
トが記憶されているかに基づいて、セルに電流を通流で
きるようにするか電流の通流を阻止する。

この電流は、ついで増幅され、感知される。

各メモリセルが選択される度に、基準セルも選択される
。この基準セルは、常に電流を導通し、常に既知の特性
を表示する。メモリアレイセルに流れる電流は、トラン
ジスタ対によって増幅され、その結果が、基準セルに流
れる電流と比較される。

これにより、増幅された電流が基準セルの電流を超えた
場合に、メモリアレイセルの電流導通が指示され、部分
的にプログラムされたメモリセルとみなすことができる
。

読み取り動作中には、メモリアレイ列の過大キャパシタ
ンスを充電することにより、メモリアレイセルを好まし
い電圧範囲で作動させるように特殊な回路が使用される
。この同じ特殊な回路を用いて、メモリアレイセルの領
域とチップの基準セルとの間の電圧レベルのバランスを
とることができる。行選択動作をできるだけ速く行うた
めに、ラッチ回路が使用される。

実施例 第１図には、感知増幅器回路が示されている。

この図では、トランジスタは、一般に、臨界値約１．０
ボルトのＮチャンネル電界効果トランジスタ（ＦＥＴ）
であり、「Ｐ」示されたトランジスタは、Ｐチャンネル
のＦ、ＥＴであり、小さな丸のついたトランジスタは、
臨界値約ｏｖのトランジスタであり、内部に破線のつい
たトランジスタはプログラム可能な「フローティングゲ
ートＪＦＥＴである。

メモリセルは行、列及び面より成るアレイとして構成さ
れる。各面ごとに、メモリから１ビツトの出力が一個づ
つ与えられ、従って、８面構成にすると、一度に１つの
８ビツトバイトを読み出すことができる。各面内では、
セルが６４列×５１２行に配列され、かくて、各セルは
行及び列によ、ってアドレスされる。

行のアドレス動作は、９ビツトの行アドレス（従って５
１２通りの組合せがある）をとり、それをフィールドに
分解することによって行われる。

ビット１−２は、４つの「グループＡ」出力（図示せず
）にデマルチプレクスされ、ビット３−４は、４つの「
グループＢ」出力（図示せず）にデマルチプレクスされ
、ビット５−７は、８つの「グループＣ」出力（図示せ
ず）にデマルチプレクスされる。グループＡ、Ｂ、Ｃの
各出力がら１本のラインがアレイの各行に接続され、そ
の選択は、ＡＮＤゲート１１０によって行われる。

ＡＮＤゲート１１０の出力は、その久方が全て高レベル
である場合にのみ高レベル（真）になり、換言すれば、
特定の行は、その行アドレスによって選択される。各Ａ
ＮＤゲートのインバータは、各行がそれ自身の行アドレ
スによってのみ選択され、その他の行アドレスでは選択
されないようにする。ＡＮＤゲート１１２の出力は、最
終的には、４つの「ワードライン」２５２の駆動に使用
され、従って、行アドレスの残りの２つのビットを用い
て、行アドレス値をポストデコードしなければならない
。

行アドレスの残りの２つのビット、即ち、ビット８−９
は、４つのｒＸＤＪ出カ（図示せず）にデマルチプレク
スされ、その結果及びこれを反転したものがラインＸＤ
１２２及びラインＸＤＩ３２としてアレイの各行に接続
される。ＸＤラインは、トランジスタ１２０を制御し、
このトランジスタは、ＸＤが高レベルのときオンし、ワ
ードライン２５２を充電できるようにすると共に、この
行にあるメモリセルを作動可能にする。行を選択するた
めには、ＡＮＤゲートの出力１１２及びＸＤライン１２
２の両方が同時にオンでなければならない。ＸＤライン
は、ワードライン２５２を放電させるのに使用される。

ＸＤが低レベルとなって、その行がもはや選択されなく
なったとき。

トランジスタ１３０はオンになり、ワードラインを放電
させる。

メモリアレイの各セルは、行のみではなく列によっても
選択される。アレイの各面は、６４列の「アレイセル」
を含む。この「アレイセル」は、０ビツト又は１ビツト
のいずれかを含むようにプログラムできる通常のメモリ
セルである。各面は。

１列の１基準セル」も有している。このメモリセルは、
故意にプログラムされないままでいるので。

常に電流を通流できる。

アレイの列は、Ｙ−選択ライン２４２によって選択され
、このラインが高レベルのとき、トランジスタ２４０は
オンになり、そのアレイ列はアレイセルから電流を取り
出すことができるようになる。Ｙ−選択ラインが低レベ
ルのときは、トランジスタ２４０はオンにならず、この
列は、実際上作動不能になる。本発明の好ましい実施例
においては、図示されているＹ−選択ライン２４２に代
って、一対のＹ−選択ライン２４２ａ及び２４２ｂのが
用いられ、Ｙ−選択ライン２４２ａは、列アドレスの１
−４ビツトを使って４つのアレイ列のグループを選択す
るのに使用され、Ｙ−選択ライン２４２ｂは１列アドレ
スの５−６ビツトを使って４つのグループ内の１つのア
レイ列を選択するのに使用される。この方法が好ましい
のは、チップに接続するラインが２０本ｐ済み、６４本
（各列に１本）接続する必要が、ないからである。

これに対し、基準列は、常に読み出し動作の進行中に選
択される。基準選択ライン３４２は、読み出しが開始さ
れたときは高レベルで、トランジスタ３４０をオンにし
、アレイ列と同様に基準列を選択する。

データは、トランジスタ２５０のフローティングゲート
２５８をプログラムすることによってアレイセルに記録
される。フローティングゲートに電荷キャリアが充填さ
れていないときには、そのフローティングゲートの臨界
電圧が１．０ボルトになり、従って、Ｖ／ｃｃ（約５．
０ボルト）がワードライン２５２に印加されたとき、オ
ンになる。どのフローティングゲートにも負のキャリア
（例えば電子）が満たされていないときは・、そのフロ
ーティングゲートの臨界電圧は６．０ボルト以上になる
ので、電圧がワードラインに印加されたときにオンにな
らない。

ワードライン２５２がトリガされたとき、アレイセル２
５０はそれに応答し、このアレイセルがプログラムされ
ていないときはオンになり、プログラムされているとき
はオンにならない。アレイセルがオンになったとき、ア
レイセルはアレイ列から電流を取り出し、節点２５４の
電圧は僅かに降下する。この電圧降下はトランジスタ２
４０を通り、アレイ列はＹ−選択ライン２４２にょって
選択されているので、トランジスタ２３０に伝わる。

トランジスタ２３０は僅かな電圧変化に応答して大きな
電流を通流するようになっている。アレイセル２５０が
オンになると、節点２５４に約１００−２００ミリボル
トの電圧降下を起こす。

これがトランジスタ２３０に伝わり、そのトランジスタ
は節点２３４に顕著な電流を導通する。列電圧の僅かな
変化を素早く記憶できるような大きなトランジスタを使
用することが必要である。

電圧ｖ／ｒｅｆ２３２（約２ボルト）は、メモリセル２
５０をリニア領域で作動させるようにバイアスをかける
のに使用されるにの電圧が使用されるのは、アレイ列メ
モリセルを約２ボルト付近で作動するのが好ましいから
である。ビットライン電圧が高すぎると、メモリセルの
臨界電圧に時間と共に望ましくない変動が生じ（「熱電
子注入」を介して）、ビットライン電圧が低すぎると、
応答がゆっくりで且つ弱くなる。

アレイ列メモリセルの作動電圧は２ボルト周辺の電圧領
域が好ましいので、プレイ列をこの電圧に充電させるこ
とが必要になる。各メモリセルは容量が小さく、全列を
加えた容量をもってしても、各読み出し開始時の列の充
電時間を遅らせてしまう。もしこのようなことが起こる
と、読み出しの度にトランジスタ２３０（節点２３２及
び節点２３６間の電圧降下により）がオンになり、感知
増幅器の反応は望ましいものよりも遅゛くなってしまう
。

この問題の為に、［予めの充電Ｊ　（ＰＣ）パルスが読
み出しの度に発生され１列容量を望ましい２ボルトまで
充電する。このパルスは約４０ナノ秒と非常に短く、ラ
イン２２０即ちトランジスタ２２０のゲートに入力され
る。これによってトランジスタ２２０はＶ／ＣＣからの
電流をアレイ列に導通し、列を望ましい電圧に充電する
。

予めの充電パルスは、読み出し動作の始めにアレイ列と
基準列との間の電圧を均等化するのにも使用される。こ
れら２つのトランジスタのグループは、チップ上で互い
に遠く離しておくこともできるので、感知動作を遅らせ
るような電位差が発生することもある。予めの充電パル
スは、これが発生されると、トランジスタ６１０もオン
にし、アレイ列及び基準列の２つの電圧のバランスをと
る。予めの充電パルスが終ると、トランジスタ２２０及
びトランジスタ６１０はオフになる。

この点において、セル電流は、メモリセル２５０（この
セルは電流を導通させたり遮断したりする）から、列選
択トランジスタ２４０及びＶ／ｒｅｆ）ランジスタ２３
０を通って節点２３４に伝送される。トランジスタ２１
０は、そのゲート及びドレインが図示されているように
節点２３４に接続されている。メモリセルが電流を導通
するとき、この電流はアレイ列から通流され、節点２３
４の電圧は約２，５ボルト（Ｖｒｅｆに近い電圧）まで
降下する。メモリセルが全く電流を導通しないときは、
節点２３４の電圧はｖ　／　ｃ　ｃに近い値（約１個の
トランジスタの降下程度の差）に留まり、代表的には約
４ボルトと、ｖ　／　ｒ　ｅ　ｆよりも高い値となる。

このトランジス°りのゲート電圧は、基準列のトランジ
スタ３１０のゲートにも現れる。トランジスタ２１０及
びトランジスタ３１０のゲートは連結されているので、
トランジスタ２１０及びトランジスタ３１０は、並んで
作動するが、トランジスタ３１０はトランジスタ２１０
の３倍大きく、トランジスタ２１０はプレイ列に導通さ
れた電流の３倍の電流を通流させようとする。この電流
は、ｖ／ｃｃから節点３１６に導通される。

基準列はアレイ列と非常に似通った構成になっているの
で、アレイ列が通流するのとほぼ同一の電流を通流する
。トランジスタ３１０が導電できる限りの大電流を供給
しようとしたとき、節点３１６上に電圧が現れ、その節
点は高レベルになる。或いは、トランジスタ３１０が僅
かな電流しか導通しないとき（換言すれば、トランジス
タ２５０がオフのとき）、節点３１６の電圧は、残りの
基準列によって消費され、その節点は低レベルになる。

節点３１６の電圧値は、インバータ６２０を通じて感知
増幅器によって送ら、れる。

アレイ列と平行して、各ワードライン２５２は、基準セ
ル３５０も駆動する。この基準セルは、常にプログラム
されないでいるので、常にワードラインの電圧で電流を
導通する。ワードラインの電圧が上昇したとき、基準セ
ルは常にオンになり、アレイセルがオンのときにアレイ
セルがアレイ列に電流を導通するのと同様に、基準列に
電流を導通する。

この電流は、読み出し動作の進行中に常に選択されてい
るトランジスタ３４０を通じ、又、アレイ列のトランジ
スタ２３．０と同一の動作をするトランジスタ３３０を
通じて伝わる。基準列の２ボルトのバイアス電圧も、ア
レイ列と同様に、トランジスタ３２０を使って予めの充
電パルスによってセットされる。この電流は基準列の上
部にある節点３１６に伝わり、そこでメモリセルデータ
ビットが送られる。

トランジスタ２１０及びトランジスタ３１０の実行する
増幅によって、感知増幅器は、部分的にプログラムされ
ているメモリセルのみならず完全に作動しているメモリ
セルをも適切に感知する。

アレイセルが通常導過大、る電流の１７３を僅かに超え
る電流を導通しているときは、この状態が、増幅作用に
よって、あたかも通常電流を導通しているかのように指
示される。

この作用は、トランジスタ３１０がアレイ列に導通され
る電流の３倍までの電流を導通できるということによる
ものである。アレイセルの電流が、通常導通する電流の
１７３を僅かに超えるものであっても、トランジスタ３
１０は基準列が流すことのできる電流を僅かに超える電
流を導通しようとし続け、節点３１６は、あたかもメモ
リセルが正常に作動しているように指示するが、充電が
遅いので、この指示も遅くなることがある。

ラッチ回路は、感知増幅器にとって必ずしも必要ではな
いが、感知動作を早める為に使用される。°ワードライ
ンが低い電圧から高い電圧に変化するときには、その電
圧がフローティングゲートメモリセルの臨界電圧を超え
るまでに成る程度の時間がかかる。この時間は、感知増
幅器が正しい値を読み出す時間に反映する。

ラッチは、ワードライン２５２が１．５ボルトを超えた
ときにセットされる。これは、節点４４２の電圧を上昇
させ、トランジスタ４４０をオンにする。トランジスタ
４４０がオンになったとき、ライン４４４は低レベルに
なる。次に、トランジスタ４２０がオンになり・（この
トランジスタはＰチャンネルトランジスタであり、Ｎチ
ャンネルトランジスタと逆の動作をするので）、電圧源
４１０からの電流をワードラインに流せるようにする。

このようにして、ワードライン２５２の電圧が上昇する
と、ラッチがセットする。これは、ラッチを動作しない
場合よりも速く語うイイ電圧を上昇させるという効果が
ある。

読み出し動作中に、電圧源４１０がｖ／ｃｃにセットさ
れる。フローティングゲートセルのプログラミングは起
こらないが、ワードライン２５２の立ち上がり時間を速
くすることによって、感知増幅器の応答時間が改善され
る。ラッチは、電圧源をｖ／ｍｕｌｔ（約１７ｖ）にセ
ットすることによって、プログラミング動作にも使用で
きる。

この電圧はアレイセルのゲートに現われ、これをプログ
ラムする。この動作の参考に、本出願人の１９８４年２
月２１日付けの別の特許出願を参照されたい。

ラッチぼ、次のメモリアクセスによって予めの充電パル
スが生じたときにクリアされる。この次のアクセスによ
る予めの充電パルスは、節点４５２に入力され、トラン
ジスタ４５０をオンにする゛。トランジスタ４５０がオ
ンになると、ワードラインは、トランジスタ４５０を介
してグラウンドに接続され、放電し、低レベルになる。

次に、トランジスタ４３（ｌオンになり（このトランジ
スタはＰ−チャンネルトランジスタなので）、電圧源４
１０からの電流を節点４４４に流し、ワードラインはア
ースされたままになる。

第２図を参照すると、予めの充電回路が示されている。

各入力アドレスビットは、インパッド５１０に取付けら
れている。インパッドから′０（ットはそれ自身のエコ
ー（ＲＣ遅延回路によって起こる）と共にＸＯＲ（排他
的ＯＲ）ゲート５３０に使用される。いかなる値も、そ
れ自身と排他的ＯＲすると、０になるので、ＸＯＲゲー
トは、アドレスビットが変るとき、正のパルスを発生す
る。

アドレスが変る度に生じる結果は、トランジスタ５４０
のゲートに入力され、パルスがあるときは、節点５５０
を低レベルに引っ張る。１組のトうンジスタ５４０は、
論理ＮＯＨの動作を実行し、少なくとも１つのアドレス
ビットが変化する度に、１個の負パルスを生じさせる。

予めの充電出力段５６０は、これらの負パルスを平滑し
、約４０ナノ秒にのばし、予・めの充電（ｐ　ｃ）パル
スとして感知増幅器の読み出し動作に使用できるように
する。

本発明の範囲から逸脱せずに、好ましい実施例に多数の
変更がなされ得ることが当業者に理解されよう。

【図面の簡単な説明】

第１図は、感知増幅器の図であり、 第２図は、予めの充電回路の図である。 ５１０、、、インパッド ５２０、、、ＲＣ遅延回路 ５３０、、、ＸＯＲゲート １３０．２１０，２２０，２３０，２４０゜２５０．３
１０，３２０，３３０，４４０゜４５０、、、ＦＥＴ ２３２．２３４，２３６，２５４，３１６４４２．５５
０．、、節点 ２２２、、、ライン ２５２、、、ワードライン ４１０、、、電圧源 ３５０、、、基準セル ２５０、、、メモリセル え而の浄書（内容に変更なし） 手続補正書（方式） １．事件の表示　昭和６０年特許願第３３６１８号２、
発明の名称　ＣＭＯ３ＥＰＲＯＭ用の感知増幅器３８．
補正をする者 事件との関係　出願人 氏　名　ウィリアム　ダブリュー　イソプ外１名 ４、代理人

Claims (5)

【特許請求の範囲】
1. （１）情報を記憶し、データ値の応答を与える少なくと
   も１つのメモリセル手段と、 上記メモリセル手段の１つを選択する選択手段と、 選択されたメモリセル手段からの応答を比較する比較手
   段と、 メモリセル手段からの応答と比較するための標準応答手
   段とを具備したことを特徴とするメモリセルの値を感知
   する装置。
2. （２）　Ｉｌｌ準応答手段との比較を行なう前にメモリ
   セル手段からの応答を増強する手段を特徴とする特許請
   求の範囲第（１）項に記載の装置。
3. （３）上記標準応答手段は、プリセットされたデータ値
   を有する基準メモリセルである特許請求の範囲第（１）
   項に記載の装置。
4. （４）感知すべきメモリセルを選択し、このメモリセル
   の応答を感知し、 このメモリセルと比較すべき標準応答を選択し、 上記選択されたメモリセルの応答をこの選択された標準
   応答と比較することを特徴とするメモリセルの値を感知
   する方法。
5. （５）メモリセルの応答を感知した直後にメモリセルの
   応答を増強するという更に別の段階を含んだ特許請求の
   範囲第（４）項に記載の方法。