JPS60231362A - ヘテロ接合バイポ−ラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタおよびその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は新規な横型構造のへテロ接合バイポーラトラン
ジスタとその製造方法に関する。
ジスタとその製造方法に関する。
（ｂｌ 技術の背景と従来技術の問題点コンピュータな
どのスイッチング動作を更に高速化するために、ＧａＡ
ｓ Ｍ［！ＳＦ Ｅ Ｔ （ガリウム砒素電界効果トラ
ンジスタ）やＨＢＭＴ （高電子移動度トランジスタ）
等が開発されている。
どのスイッチング動作を更に高速化するために、ＧａＡ
ｓ Ｍ［！ＳＦ Ｅ Ｔ （ガリウム砒素電界効果トラ
ンジスタ）やＨＢＭＴ （高電子移動度トランジスタ）
等が開発されている。
一方、ＧａＡｓ −ＡｌＧａＡｓ等のへテロ接合を利用
したワイドキャップエミッタを有するヘテロ接合バイポ
ーラトランジスタが、電流駆動能力の点で優れており、
その開発も盛んになってきた。これは、ヘテロ接合を形
成すればベース領域を高濃度にして、且つアーリー効果
が現れずにエミッタ注入効率が良くなるためである。
したワイドキャップエミッタを有するヘテロ接合バイポ
ーラトランジスタが、電流駆動能力の点で優れており、
その開発も盛んになってきた。これは、ヘテロ接合を形
成すればベース領域を高濃度にして、且つアーリー効果
が現れずにエミッタ注入効率が良くなるためである。
ところが、化合物半導体はシリコン半導体のような不純
物拡散法によって導電型領域を形成することが難しく、
通常は分子線エピタキシー法等を用いて異種導電型領域
を積層する方法で、トランジスタが作成されている。そ
のため、化合物半導体からなるヘテロ接合バイポーラト
ランジスタはコレクタ、ベース、エミッタを積層した縦
型構造となり、従って配線間に段差ができて、且つアイ
ソレーション（素子分離帯）も必要で、非常に高集積化
の困難な構造である。
物拡散法によって導電型領域を形成することが難しく、
通常は分子線エピタキシー法等を用いて異種導電型領域
を積層する方法で、トランジスタが作成されている。そ
のため、化合物半導体からなるヘテロ接合バイポーラト
ランジスタはコレクタ、ベース、エミッタを積層した縦
型構造となり、従って配線間に段差ができて、且つアイ
ソレーション（素子分離帯）も必要で、非常に高集積化
の困難な構造である。
第１図はＧａＡｓ−ＡｌＧａＡｓヘテロ接合トランジス
タの断面図を示しており、１は半絶縁性ＧａＡｓ基板。
タの断面図を示しており、１は半絶縁性ＧａＡｓ基板。
２はコレクタコンタクト層、３はｎ型ＧａＡｓコレクタ
層、４はｐ＋型ＧａＡｓベース層（膜厚５００人）。
層、４はｐ＋型ＧａＡｓベース層（膜厚５００人）。
５はｎ型＾ｌＧａＡｓエミッタ層、６はエミッタコンタ
クト層、７は素子分離帯、 ２Ｅ、 ４Ｅ、 ６Ｅはそ
れぞれコレクタ、ベース、エミッタの各電極である。図
示のように、電極形成部が階段状となっており、その段
差が大きくて、配線が断線、し易い構造である。また、
その断線を防止するため、配線部分に十分の余裕を与え
ると、高集積化が阻害される。
クト層、７は素子分離帯、 ２Ｅ、 ４Ｅ、 ６Ｅはそ
れぞれコレクタ、ベース、エミッタの各電極である。図
示のように、電極形成部が階段状となっており、その段
差が大きくて、配線が断線、し易い構造である。また、
その断線を防止するため、配線部分に十分の余裕を与え
ると、高集積化が阻害される。
ｔｃ＋ 発明の目的
本発明はこれらの問題点を解消させた構造のへテロ接合
バイポーラトランジスタを提案するものである。
バイポーラトランジスタを提案するものである。
（ｄｌ 発明の構成
その目的は、半絶縁性基板上に一導電型化合物半導体か
らなるベース領域が設けられ、該ベース領域を挟んで両
側面にヘテロ接合した反対導電型化合物半導体からなる
エミッタ領域とコレクタ領域とが設けられている構造に
よって達成される。
らなるベース領域が設けられ、該ベース領域を挟んで両
側面にヘテロ接合した反対導電型化合物半導体からなる
エミッタ領域とコレクタ領域とが設けられている構造に
よって達成される。
また、このような構造は、半絶縁性化合物半導体基板上
に一導電型化合物半導体からなるベース領域と、タング
ステンを含むシリサイドからなるベース電極とを積層し
て形成し、次いで該ベース領域の両側に反対導電型化合
物半導体からなるエミツタ層とコレクタ層、およびエミ
ッタコンタクト層とコレクタコンタクト層を順次に選択
的に気相成長する工程が含まれる製造方法によって作成
される。
に一導電型化合物半導体からなるベース領域と、タング
ステンを含むシリサイドからなるベース電極とを積層し
て形成し、次いで該ベース領域の両側に反対導電型化合
物半導体からなるエミツタ層とコレクタ層、およびエミ
ッタコンタクト層とコレクタコンタクト層を順次に選択
的に気相成長する工程が含まれる製造方法によって作成
される。
＋ｉｌ＋ 発明の実施例
以下２図面を参照して実施例によって詳細に説明する。
第２図は本発明にかかる一実施例の断面図を示しており
、半絶縁性ＧａＡｓ基板１１上に幅０．１〜０．２μｍ
のｐ＋型ＧａＡｓベース領域１２が形成されて、その上
にベース電極１２Ｅが設けられている。このベース領域
１２の両側に、ｎｇＡＩＧａＡｓエミッタ層１３とｎ型
ＡｌＧａＡｓコレクタ層１４とが形成されて、ダブルへ
テロ接合となっており、それぞれの上部にｎ＋型ＧａＡ
ｓからなるエミッタコンタクト層１５とコレクタコンタ
クト層１６が設けられている。且つ、エミッタ電極１３
Ｅとコレクタ電極１４Ｅはそれらコンタクト層の上面に
形成されており、１７は絶縁帯領域すなわち素子分離帯
を示している。
、半絶縁性ＧａＡｓ基板１１上に幅０．１〜０．２μｍ
のｐ＋型ＧａＡｓベース領域１２が形成されて、その上
にベース電極１２Ｅが設けられている。このベース領域
１２の両側に、ｎｇＡＩＧａＡｓエミッタ層１３とｎ型
ＡｌＧａＡｓコレクタ層１４とが形成されて、ダブルへ
テロ接合となっており、それぞれの上部にｎ＋型ＧａＡ
ｓからなるエミッタコンタクト層１５とコレクタコンタ
クト層１６が設けられている。且つ、エミッタ電極１３
Ｅとコレクタ電極１４Ｅはそれらコンタクト層の上面に
形成されており、１７は絶縁帯領域すなわち素子分離帯
を示している。
このような構造に形成すると、所謂Ｓｏｌ構造と同じで
あり、高低差を少なくできて配線が容易となり、且つ高
密度化することが可能になる。
あり、高低差を少なくできて配線が容易となり、且つ高
密度化することが可能になる。
次に、このように形成するための製造方法を説明する。
第３図ないし第６図はその形成工程順断面図であるが、
まず第３図に示すように、半絶縁性ＧａＡｓ基板１１上
に分子線エピタキシー法によって膜厚０．１〜０．２
ｐ ｍのｐ＋型ＧａＡｓベース層１２を成長し、その上
にスパッタ法によって膜厚的０．４μｍのタングステン
シリサイド膜１２Ｂを被着する。
まず第３図に示すように、半絶縁性ＧａＡｓ基板１１上
に分子線エピタキシー法によって膜厚０．１〜０．２
ｐ ｍのｐ＋型ＧａＡｓベース層１２を成長し、その上
にスパッタ法によって膜厚的０．４μｍのタングステン
シリサイド膜１２Ｂを被着する。
この工程で、分子線エピタキシー法の代わりに有機金属
気相成長（ＭＯ−ＣＶＤ）法を用いても同様となり、ま
た亜鉛（Ｚｎ） 、ヘリリウム（Ｂｅ） 。
気相成長（ＭＯ−ＣＶＤ）法を用いても同様となり、ま
た亜鉛（Ｚｎ） 、ヘリリウム（Ｂｅ） 。
あるいはマグネシウム（Ｍｇ）をイオン注入して、ｐ＋
型ＧａＡｓ層１２を形成することもできる。尚、ベース
電極１２Ｂとしてタングステンシリサイド（ＷＳｉ、
ＷＳｉ２）膜の他に、タングステンチタンシリサイド膜
、モリブデンシリサイド膜などを使用しても良い。
型ＧａＡｓ層１２を形成することもできる。尚、ベース
電極１２Ｂとしてタングステンシリサイド（ＷＳｉ、
ＷＳｉ２）膜の他に、タングステンチタンシリサイド膜
、モリブデンシリサイド膜などを使用しても良い。
次いで、第４図に示すように窒化シリコン膜からなるマ
スク２０を形成してドライエツチングを行ない、異方性
エツチングと等方性エツチングとを使い分けて、マスク
下面にサイドエッチを進行させ、幅０．１〜０．２．ｃ
＋ｍのｐ＋型ＧａＡｓベース領域１２とベース電極１２
［！を形成する。エツチングガスは四塩化炭素（ＣＦ４
）などが使用される。
スク２０を形成してドライエツチングを行ない、異方性
エツチングと等方性エツチングとを使い分けて、マスク
下面にサイドエッチを進行させ、幅０．１〜０．２．ｃ
＋ｍのｐ＋型ＧａＡｓベース領域１２とベース電極１２
［！を形成する。エツチングガスは四塩化炭素（ＣＦ４
）などが使用される。
次いで、マスク２０を除去した後、第５図に示すように
ＭＯ−ＣＶＤ法によって膜厚１５００人のｎ型ＡｌＧａ
Ａｓ層と膜厚２０００〜３０００人のｎ＋型ＧａＡｓ層
とを成長する。そうすると、これらの成長膜はタングス
テンシリサイド膜１２［！上には成長しないで、選択的
にＧａＡｓ基板１１上にのみ成長し、ｎ型ＡｌＧａＡｓ
からなるエミッタ層１３．コレクタ層１４が同時に形成
され、その上面にｎ＋型ＧａＡｓからなるエミッタコン
タクト層１５．コレクタコンタクトｌ１ｉ１６が同時に
形成されて、ベース領域を挟んだダブルへテロ接合が作
成される。尚、この際、ｎ″′型ＧａＡｓ１はシリコン
含有量を漸次に増やすグレード層状に形成するのが望ま
しい。
ＭＯ−ＣＶＤ法によって膜厚１５００人のｎ型ＡｌＧａ
Ａｓ層と膜厚２０００〜３０００人のｎ＋型ＧａＡｓ層
とを成長する。そうすると、これらの成長膜はタングス
テンシリサイド膜１２［！上には成長しないで、選択的
にＧａＡｓ基板１１上にのみ成長し、ｎ型ＡｌＧａＡｓ
からなるエミッタ層１３．コレクタ層１４が同時に形成
され、その上面にｎ＋型ＧａＡｓからなるエミッタコン
タクト層１５．コレクタコンタクトｌ１ｉ１６が同時に
形成されて、ベース領域を挟んだダブルへテロ接合が作
成される。尚、この際、ｎ″′型ＧａＡｓ１はシリコン
含有量を漸次に増やすグレード層状に形成するのが望ま
しい。
次いで、この半導体素子全面を被覆するマスク（図示せ
ず）を形成し、素子分離帯部分のみを露出して、第６図
に示すようにプロトン又は酸素イオンを注入して、その
部分のｎ型ＡｌＧａＡｓ層とｎ＋型ＧａＡｓ層とを絶縁
体化にして素子分離帯１７を画定する。
ず）を形成し、素子分離帯部分のみを露出して、第６図
に示すようにプロトン又は酸素イオンを注入して、その
部分のｎ型ＡｌＧａＡｓ層とｎ＋型ＧａＡｓ層とを絶縁
体化にして素子分離帯１７を画定する。
次いで、その上にスパッタ法によってエミッタ電極とコ
レクタ電極とを被着し、パターンニングして第２図のよ
うに完成される。このエミッタ。
レクタ電極とを被着し、パターンニングして第２図のよ
うに完成される。このエミッタ。
コレクタの電極は下層が金ゲルマニウム膜、上層が金膜
からる二重膜電極である。
からる二重膜電極である。
このように、本発明は選択的に被着するＣＶＤ法を織り
込んだ巧妙な微細化形成法によって製造することができ
る。
込んだ巧妙な微細化形成法によって製造することができ
る。
イｆ）発明の効果
以上の説明から明らかなように、本発明は高集積化でき
る構造のへテロ接合バイポーラトランジスタで、且つそ
の製法は工程が短縮されて作成も容易であるため、ｒｃ
の高速化に顕著に役立つものである。
る構造のへテロ接合バイポーラトランジスタで、且つそ
の製法は工程が短縮されて作成も容易であるため、ｒｃ
の高速化に顕著に役立つものである。
第１図は従来のへテロ接合バイポーラトランジスタの断
面図、第２図は本発明にかかるペテロ接合バイポーラト
ランジスタの断面図、第３図〜第６図はその製造工程順
断面図である。 図中、１．１１は半絶縁性ＧａＡｓ基板、２．１６はコ
レクタコンタクト層、３はｎ型ＧａＡｓコレクタ層。 ４．１２はｐ＋型ＧａＡｓベース層（領域）、５．１３
はｎ型＾ｌＧａＡｓエミッタ層、６．１５はエミッタコ
ンタクト層、７．１７は素子分離帯、 ２Ｂ、 １４Ｂ
はコレクタ電極、 ４Ｅ、 １２Ｅはベース電極、 ６
Ｅ、 １３Ｅはエミッタ電極を示している。 第１図 Ｆ 第２図 第３図
面図、第２図は本発明にかかるペテロ接合バイポーラト
ランジスタの断面図、第３図〜第６図はその製造工程順
断面図である。 図中、１．１１は半絶縁性ＧａＡｓ基板、２．１６はコ
レクタコンタクト層、３はｎ型ＧａＡｓコレクタ層。 ４．１２はｐ＋型ＧａＡｓベース層（領域）、５．１３
はｎ型＾ｌＧａＡｓエミッタ層、６．１５はエミッタコ
ンタクト層、７．１７は素子分離帯、 ２Ｂ、 １４Ｂ
はコレクタ電極、 ４Ｅ、 １２Ｅはベース電極、 ６
Ｅ、 １３Ｅはエミッタ電極を示している。 第１図 Ｆ 第２図 第３図
Claims (2)
- （１）半絶縁性基板上に一導電型化合物半導体からなる
ベース領域が設けられ、該ベース領域を挟んで両側面に
ヘテロ接合した反対導電型化合物半導体からなるエミッ
タ領域とコレクタ領域とが設けられていることを特徴と
するヘテロ接合バイポーラトランジスタ。 - （２）半絶縁性化合物半導体基板上に一導電型化合物半
導体からなるベース領域と、タングステンを含むシリサ
イドからなるベース電極とを積層して形成し、次いで該
ベース領域の両側に反対導電型化合物半導体からなるエ
ミツタ層とコレクタ層、およびエミッタコンタクト層と
コレクタコンタクト層を順次に選択的に気相成長する工
程が含まれてなることを特徴とするヘテロ接合バイポー
ラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8699284A JPS60231362A (ja) | 1984-04-27 | 1984-04-27 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8699284A JPS60231362A (ja) | 1984-04-27 | 1984-04-27 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60231362A true JPS60231362A (ja) | 1985-11-16 |
| JPH0343791B2 JPH0343791B2 (ja) | 1991-07-03 |
Family
ID=13902363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8699284A Granted JPS60231362A (ja) | 1984-04-27 | 1984-04-27 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60231362A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116172A (ja) * | 1983-11-29 | 1985-06-22 | Sony Corp | 半導体装置 |
-
1984
- 1984-04-27 JP JP8699284A patent/JPS60231362A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116172A (ja) * | 1983-11-29 | 1985-06-22 | Sony Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0343791B2 (ja) | 1991-07-03 |
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