JPS60229671A - スイツチングコンバ−タ - Google Patents
スイツチングコンバ−タInfo
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- JPS60229671A JPS60229671A JP8381284A JP8381284A JPS60229671A JP S60229671 A JPS60229671 A JP S60229671A JP 8381284 A JP8381284 A JP 8381284A JP 8381284 A JP8381284 A JP 8381284A JP S60229671 A JPS60229671 A JP S60229671A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33538—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only of the forward type
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明虹ハーアブシジン回路で構成されるスイッチング
レギュレータやＤＣ−ＤＣコンバータなどのスイッチン
グ方式による電源でδるスイッチングコンバータに係り
、特に、そのスイッチングコンバータの電子賢換用スイ
ッチング累子に電力用酸化金属皮膜電界効果トランジス
タ（以下、パワＭＯ８ｌ”ＥＴと呼称する）を使用した
場合のゲート駆動にパルストランスｒ使用しないで制御
回路から直接駆動することができるスイッチングコンバ
ータに関するものでるる。
レギュレータやＤＣ−ＤＣコンバータなどのスイッチン
グ方式による電源でδるスイッチングコンバータに係り
、特に、そのスイッチングコンバータの電子賢換用スイ
ッチング累子に電力用酸化金属皮膜電界効果トランジス
タ（以下、パワＭＯ８ｌ”ＥＴと呼称する）を使用した
場合のゲート駆動にパルストランスｒ使用しないで制御
回路から直接駆動することができるスイッチングコンバ
ータに関するものでるる。
従来、スイッチングレギュレータやＤＣ−ＤＣコンバー
タなどのスイッチング方式による電源でろるスイッチン
グコンバータの例を第１図（ａ） 、 （ｂ）に示し説
明すると、第１図（ａ）は１石形の例を示したものでめ
り、第１図（ｂ）はプッシュプル（センタータップ形）
の例を示したものである。
タなどのスイッチング方式による電源でろるスイッチン
グコンバータの例を第１図（ａ） 、 （ｂ）に示し説
明すると、第１図（ａ）は１石形の例を示したものでめ
り、第１図（ｂ）はプッシュプル（センタータップ形）
の例を示したものである。
図において、ＩＮａ 、 ＩＮｂは交流電力（［圧）が
印加される入力端子、ＲＥＣＩはこの入力端子ＩＮａ、
ＩＮｂからの交流電力（電圧）を整流する第１の整流
器、Ｃ１はこの第１の整流器ＲＥＣｌの正極および負極
側出力端（＋） 、 （−）に並列接続された平滑用の
コンデンサである。
印加される入力端子、ＲＥＣＩはこの入力端子ＩＮａ、
ＩＮｂからの交流電力（電圧）を整流する第１の整流
器、Ｃ１はこの第１の整流器ＲＥＣｌの正極および負極
側出力端（＋） 、 （−）に並列接続された平滑用の
コンデンサである。
ＣＮＴ ｔ、ｔ：第１図（ａ）においてはパワ八４０Ｓ
Ｉｉ’ＥＴのＱおよび第１図（ｂ）においてはパワＭ
Ｏ８ＦＥＴのＱ＋、Ｑｚ をそれぞれ制御する制御回路
で、発振器Ｏ８Ｃとこの発振器Ｏ８Ｃの出力を入力とす
るバッファＢＵＦによって構成されている。ここで、第
１図（ｂ）においては、この制御回路ＣＮＴはパワＭＯ
８ＦＥＴのＱｌを制御するために発振器Ｏ８Ｃの出力を
反転するインバータＩＮＶ ’ｉ備えている。Ｒ１は制
御回路ＣＮＴに所要電圧を供給するために第１の整流器
ＲＥＣＩ の出力端と制御回路ＣＮＴ との間に接続さ
れた抵抗でめる。そして、制御回路ＣＮＴのマイナスコ
モン側（−）は第１の整流器Ｒｂ Ｃ＋ の負極側出力
端（→に接続され、第１図（ａ）のバッファＢＵＦの出
力端は抵抗Ｒ１を介してパフＭＯ８ＦＥＴのＱのゲート
（０に接続され、また、第１図（ｂ）のバッファＢＵＦ
’の出力端は抵抗Ｒ１を介してパワＭＯ８ＦＥＴのＱ２
のゲ−）Ｃ）に接続され、インバータＩＮＶの出力端は
抵抗Ｒａを介してパワＭＯ８ＦＥＴのＱｔのゲート（Ｇ
）に接続さねている。
Ｉｉ’ＥＴのＱおよび第１図（ｂ）においてはパワＭ
Ｏ８ＦＥＴのＱ＋、Ｑｚ をそれぞれ制御する制御回路
で、発振器Ｏ８Ｃとこの発振器Ｏ８Ｃの出力を入力とす
るバッファＢＵＦによって構成されている。ここで、第
１図（ｂ）においては、この制御回路ＣＮＴはパワＭＯ
８ＦＥＴのＱｌを制御するために発振器Ｏ８Ｃの出力を
反転するインバータＩＮＶ ’ｉ備えている。Ｒ１は制
御回路ＣＮＴに所要電圧を供給するために第１の整流器
ＲＥＣＩ の出力端と制御回路ＣＮＴ との間に接続さ
れた抵抗でめる。そして、制御回路ＣＮＴのマイナスコ
モン側（−）は第１の整流器Ｒｂ Ｃ＋ の負極側出力
端（→に接続され、第１図（ａ）のバッファＢＵＦの出
力端は抵抗Ｒ１を介してパフＭＯ８ＦＥＴのＱのゲート
（０に接続され、また、第１図（ｂ）のバッファＢＵＦ
’の出力端は抵抗Ｒ１を介してパワＭＯ８ＦＥＴのＱ２
のゲ−）Ｃ）に接続され、インバータＩＮＶの出力端は
抵抗Ｒａを介してパワＭＯ８ＦＥＴのＱｔのゲート（Ｇ
）に接続さねている。
そして、第１図（ａ）のパワＭＯ８ＦＥＴのＱのソース
（Ｓ）は第１の整流器ＲＥＣ＋の負極側出力端（→に接
続され、ドレイン（ハ）は出力変圧器Ｔの１次巻線ＮＰ
を介して第１の整流器ＲＥＣＩの正極側出力端（＋）に
接続され、また、第１図（ｂ）のパワＭＯ８ＦＥＴ（Ｄ
Ｑｓのソース（Ｓ）虹第１の整流器ＲＥＣＩの負極側出
力端（→に接続され、ドレインＱ））は出力変圧器Ｔの
１次善ＭＮＰを介してパワＭＯ８ＦＥＴのＱ２のドレイ
ン（至）に接続され、このパワＭＯ８ＦＥＴのＱｌのソ
ース（Ｓ）は第１の整流器ＲＥＣＩの負極側出力端（→
に接続されている。
（Ｓ）は第１の整流器ＲＥＣ＋の負極側出力端（→に接
続され、ドレイン（ハ）は出力変圧器Ｔの１次巻線ＮＰ
を介して第１の整流器ＲＥＣＩの正極側出力端（＋）に
接続され、また、第１図（ｂ）のパワＭＯ８ＦＥＴ（Ｄ
Ｑｓのソース（Ｓ）虹第１の整流器ＲＥＣＩの負極側出
力端（→に接続され、ドレインＱ））は出力変圧器Ｔの
１次善ＭＮＰを介してパワＭＯ８ＦＥＴのＱ２のドレイ
ン（至）に接続され、このパワＭＯ８ＦＥＴのＱｌのソ
ース（Ｓ）は第１の整流器ＲＥＣＩの負極側出力端（→
に接続されている。
一方、出力変圧器ＴはパワＭＯ８ＦＥＴのＱ（Ｑ＋、（
ｈ）がＯＮ・ＯＦＦ を繰り返することにより発生した
方形波電力を絶縁・変圧するための変圧器で、１次巻＆
１ＩＮＰと２次巻線ＮＳを備えている。Ｄｉ 、ＤＩ
はそのアノード側がそれぞれ出力変圧器Ｔの２次巻線Ｎ
Ｓに接続され、カソード側が共通接続された整流素子で
、これら各整Ｒ素子Ｄｌ、Ｄｓは出力変圧器Ｔで変圧さ
れた交眞電力を整流する第２の整流器ＲＥＣｍ をｍ成
している。
ｈ）がＯＮ・ＯＦＦ を繰り返することにより発生した
方形波電力を絶縁・変圧するための変圧器で、１次巻＆
１ＩＮＰと２次巻線ＮＳを備えている。Ｄｉ 、ＤＩ
はそのアノード側がそれぞれ出力変圧器Ｔの２次巻線Ｎ
Ｓに接続され、カソード側が共通接続された整流素子で
、これら各整Ｒ素子Ｄｌ、Ｄｓは出力変圧器Ｔで変圧さ
れた交眞電力を整流する第２の整流器ＲＥＣｍ をｍ成
している。
ここで、第１図（ｂ）においては出力変圧器Ｔの１次善
ＭＮＰの中点は第１の整流器ＲＥＣＩ の正極側出力端
（＋）に接続され、２次巻−ＮＳの中点は出力端子０Ｕ
Ｔｂ Ｋ接続されている。Ｌお↓びＣｆｆ１はこの第２
の整流器ＲＥＣｚ の出力’ｔＰ波するチョークコイル
およびコンデンサで、このチョークコイルＬとコンデン
サＣ！の接続点は出力端子απａＫ接続されている。ま
た、第１１Ｗ（ａ）においては、出力端子０ＵＴｂ は
２次善ＭＮＳの他端に接続されている。
ＭＮＰの中点は第１の整流器ＲＥＣＩ の正極側出力端
（＋）に接続され、２次巻−ＮＳの中点は出力端子０Ｕ
Ｔｂ Ｋ接続されている。Ｌお↓びＣｆｆ１はこの第２
の整流器ＲＥＣｚ の出力’ｔＰ波するチョークコイル
およびコンデンサで、このチョークコイルＬとコンデン
サＣ！の接続点は出力端子απａＫ接続されている。ま
た、第１１Ｗ（ａ）においては、出力端子０ＵＴｂ は
２次善ＭＮＳの他端に接続されている。
このように構成され次スイッチングコンバータにおいて
、パワＭＯ８ＦＥＴのＱ（Ｑ＋、Ｑｔ）のソース（Ｓ）
が制御回路ＣＮＴのマイナスコモン（−）ト共通でるる
ため、パ’７ ＭＯＳ ＦＥＴ （７）Ｑ （Ｑ、 。
、パワＭＯ８ＦＥＴのＱ（Ｑ＋、Ｑｔ）のソース（Ｓ）
が制御回路ＣＮＴのマイナスコモン（−）ト共通でるる
ため、パ’７ ＭＯＳ ＦＥＴ （７）Ｑ （Ｑ、 。
（ｈ ）のゲートＣ）ハハルストランスを使用しないで
直接、制御回路ＣＮＴ から駆動することができる。
直接、制御回路ＣＮＴ から駆動することができる。
しかしながら、入力電圧が高い場合ＫＦｉ、一般にハー
アブシジン回路が広く使用されており、この場合２個の
パワＭＯ８ＦＥＴのソース（Ｓ）が共用化できないので
、ゲート駆動は通常パルストランスを介して行なわれる
が、パルストランスを使用すると価格が高くなり、しか
も、小形、軽量化に支障をきたして実用上好ましくない
。
アブシジン回路が広く使用されており、この場合２個の
パワＭＯ８ＦＥＴのソース（Ｓ）が共用化できないので
、ゲート駆動は通常パルストランスを介して行なわれる
が、パルストランスを使用すると価格が高くなり、しか
も、小形、軽量化に支障をきたして実用上好ましくない
。
第２図は従来のパワＭＯ８ＦＥＴ を使用したハーアブ
シジン回路で構成されるスイッチングコンバータの一例
を示す回路図である。
シジン回路で構成されるスイッチングコンバータの一例
を示す回路図である。
この第２図において、第１図と同一符号のものは相当部
分を示し、Ｃ３，Ｃ４はハーアブシジン用コンデンサで
、このコンデンサＣ３，Ｃ４は第１の整流器ＲＦＣ，の
正、負両出力端（＋） 、 （→関に直列接続され、そ
のコンデンサＣｓ 、 Ｃ４ｆ）接Ｒ点は出力変圧器Ｔ
の１次善ＱＮＰを介してパワＭＯ８ＦＥＴのＱ＋のソー
ス（Ｓ）に接続され、このパワＭＯ８ＦＥＴのＱ＋ の
ドレイン（Ｄ）は第１の整流器ＲＥＣｔ の正極側出力
端（＋）Ｋ接続されている。また、パワＭＯ８ＦＥＴの
ＱｓのドレインＱ）） ＦｉパワＭＯ８ＦＥＴ のＱ＋
（０７−ス（Ｓ）に接続され、パワＭＯ８ＦＥＴのＱ
ｚのソース（Ｓ）蝶第１の整流器ＲＦＣ＋ の負極側出
力端（−）に接続されている。
分を示し、Ｃ３，Ｃ４はハーアブシジン用コンデンサで
、このコンデンサＣ３，Ｃ４は第１の整流器ＲＦＣ，の
正、負両出力端（＋） 、 （→関に直列接続され、そ
のコンデンサＣｓ 、 Ｃ４ｆ）接Ｒ点は出力変圧器Ｔ
の１次善ＱＮＰを介してパワＭＯ８ＦＥＴのＱ＋のソー
ス（Ｓ）に接続され、このパワＭＯ８ＦＥＴのＱ＋ の
ドレイン（Ｄ）は第１の整流器ＲＥＣｔ の正極側出力
端（＋）Ｋ接続されている。また、パワＭＯ８ＦＥＴの
ＱｓのドレインＱ）） ＦｉパワＭＯ８ＦＥＴ のＱ＋
（０７−ス（Ｓ）に接続され、パワＭＯ８ＦＥＴのＱ
ｚのソース（Ｓ）蝶第１の整流器ＲＦＣ＋ の負極側出
力端（−）に接続されている。
ＰＴは制御回路ＣＮＴのインバータＩＮＶの出力側に接
続されたパルストランスで、このパルストランスＰＴの
出力端の一方ハハワＭＯ８ＦＥＴのＱ＋のドレイン０に
接続され、他方は抵抗Ｒ４を介してパワＭＯ８ＦＥＴの
Ｑ＋のゲー）［）に接続されている。
続されたパルストランスで、このパルストランスＰＴの
出力端の一方ハハワＭＯ８ＦＥＴのＱ＋のドレイン０に
接続され、他方は抵抗Ｒ４を介してパワＭＯ８ＦＥＴの
Ｑ＋のゲー）［）に接続されている。
このようにハーアブシジン回路で構成さｆｉたスイッチ
ングコンバータにおいて、まず、入力端子ＩＮａ、］Ｎ
ｂに印加された交流電圧は第１の整流器ＲＥＣ＋ で整
流され、直流電圧ｖ１ となる。そして、この直流電圧
ｖ＋ｔｌハーアブシジン用コンデンサＣｓ 、 Ｃ４に
よって分圧されて Ｖ １／２となる。一方、パワＭＯ
８ＦＥＴのＱ＋ 、Ｑｓは互いに逆位相でＯＮ・ＯＦＦ
ｋ繰り返すよう、制御回路ＣＮＴおよびパルストラン
スＰＴ の出力によってそれぞれゲー） Ｃ）が駆動（
ドライブ）されている。
ングコンバータにおいて、まず、入力端子ＩＮａ、］Ｎ
ｂに印加された交流電圧は第１の整流器ＲＥＣ＋ で整
流され、直流電圧ｖ１ となる。そして、この直流電圧
ｖ＋ｔｌハーアブシジン用コンデンサＣｓ 、 Ｃ４に
よって分圧されて Ｖ １／２となる。一方、パワＭＯ
８ＦＥＴのＱ＋ 、Ｑｓは互いに逆位相でＯＮ・ＯＦＦ
ｋ繰り返すよう、制御回路ＣＮＴおよびパルストラン
スＰＴ の出力によってそれぞれゲー） Ｃ）が駆動（
ドライブ）されている。
そして、出力変圧器ＴはパワＭＯ８ＦＥＴ のＱｌ、
Ｃｈ が ＯＮ・ＯＦＦ を繰り返したことによジ発生
した方形波電力を絶縁・変圧するために設は友もので１
、この出力変圧器Ｔで変圧された交流電力は第２の！！
５．流器ＲＥ Ｃｚ で整流され、その整流出力はチョ
ークコイルＬとコンデンサＣ１によってｒ波され、出力
端子０ＵＴａ、０ＵＴｂ を介して外部に供給される。
Ｃｈ が ＯＮ・ＯＦＦ を繰り返したことによジ発生
した方形波電力を絶縁・変圧するために設は友もので１
、この出力変圧器Ｔで変圧された交流電力は第２の！！
５．流器ＲＥ Ｃｚ で整流され、その整流出力はチョ
ークコイルＬとコンデンサＣ１によってｒ波され、出力
端子０ＵＴａ、０ＵＴｂ を介して外部に供給される。
そして、ハーアブシジン回路はパワＭＯ８ＦＥＴのＱ＋
がＯＮ のとき（このときパワＭＯ８ＦＥＴのＱｚはＯ
ＦＦ となっている）には、コンデンサＣ３に充電され
ている電圧ｖＩ／２ が出力変圧器Ｔの１次善！ｉ！Ｎ
Ｐに実線の矢印方向に印加されるので、パワＭＯ８ＦＥ
ＴのＱｚの ドレイン■）とソース（Ｓ）間は電圧Ｖｌ
が印加されることとなり、パワＭＯ８ＦＥＴのＱｌの耐
圧は電圧Ｖｌでよいこととなる利点がｈＤ、このハーア
ブシジン回路が広く一般に使用されている。ここで、パ
ワＭＯ８ＦＥＴのＱ＋の耐圧も同様にして電圧ｖ１とな
る。
がＯＮ のとき（このときパワＭＯ８ＦＥＴのＱｚはＯ
ＦＦ となっている）には、コンデンサＣ３に充電され
ている電圧ｖＩ／２ が出力変圧器Ｔの１次善！ｉ！Ｎ
Ｐに実線の矢印方向に印加されるので、パワＭＯ８ＦＥ
ＴのＱｚの ドレイン■）とソース（Ｓ）間は電圧Ｖｌ
が印加されることとなり、パワＭＯ８ＦＥＴのＱｌの耐
圧は電圧Ｖｌでよいこととなる利点がｈＤ、このハーア
ブシジン回路が広く一般に使用されている。ここで、パ
ワＭＯ８ＦＥＴのＱ＋の耐圧も同様にして電圧ｖ１とな
る。
しかしながら、このようなハーアブシジン回路を用いた
スイッチングコンバータにおいテハ、パワＭＯ８ＦＥＴ
（りＱ＋ （Ｄ７−ス（Ｓ）ドパ’７Ｍ０８ＦＥＴの
Ｑｚのドレイン（２）が接続されているので、パワＭＯ
８ＦＥＴ のＱ２０ゲートＣ）は制御回路ＣＮＴで直接
駆動することはできるが、パ’；）ＭＯＳＦＥＴのＱｌ
のゲートΩは制御回路ＣＮＴ で直接駆動することはで
きず、パルストランスＰＴｔ［して駆動しなくてはなら
ない。このため、回路構成が複雑になり、経済的でない
という欠点がめった。
スイッチングコンバータにおいテハ、パワＭＯ８ＦＥＴ
（りＱ＋ （Ｄ７−ス（Ｓ）ドパ’７Ｍ０８ＦＥＴの
Ｑｚのドレイン（２）が接続されているので、パワＭＯ
８ＦＥＴ のＱ２０ゲートＣ）は制御回路ＣＮＴで直接
駆動することはできるが、パ’；）ＭＯＳＦＥＴのＱｌ
のゲートΩは制御回路ＣＮＴ で直接駆動することはで
きず、パルストランスＰＴｔ［して駆動しなくてはなら
ない。このため、回路構成が複雑になり、経済的でない
という欠点がめった。
本発明位以上の点に鑑み、このような問題全解決すると
共にカ）がる欠点を除去すべくなされたもので、その目
的は簡単な回路構成によって、パワＭＯ８ＦＥＴのソー
スが共通でない場合でも、パルストランスを使用するこ
となくスイッチング動作を行うことができ、また、小形
、軽量化ならびにコストダウンを図ることができるスイ
ッチングコンバータを提供することにある。
共にカ）がる欠点を除去すべくなされたもので、その目
的は簡単な回路構成によって、パワＭＯ８ＦＥＴのソー
スが共通でない場合でも、パルストランスを使用するこ
となくスイッチング動作を行うことができ、また、小形
、軽量化ならびにコストダウンを図ることができるスイ
ッチングコンバータを提供することにある。
このような目的を達成するため、本発明は、交流電力を
整流して直流電力を得る整流器の正極および負極側の両
出力端間に直列接続されたノ・−ツブリッジ用の第１お
よび第２のコンデンサと、制御回路の出力によって交互
にオン・オフを繰り返し方形波電力を発生する第１およ
び第２のスイッチング用パワＭＯ８ＦＥＴ と、−次巻
線を各々絶縁して第１および第２の一次巻線を設けかつ
上記第１および第２のパワＭＯ８ＦＥＴからの方形波電
力を絶縁・変圧して出力する出力変圧器とを備え、上記
第１のパワＭＯ８ＦＥＴのドレイ／全上記出力変圧器の
第１の一次巻線を介して上記第１のコンデンサの一端に
接続しソースを上記第１のコンデンサの他端に接続し、
上記第２のスイッチング用パワＭＯ８ＦＥＴのドレイン
を上記出力変圧器の第２の一次巻線を介して上記第２の
コンデンサの一端に接続しソースを上記第２のコンデン
サの他端に接続し、上記第１および第２のスイッチング
用パワＭＯ３ＦＥＴの各ゲートをそれぞれ上記制御回路
の接続し、かつこの制御回路の負側接続点（マイナスコ
モン）を上記整流器の負極側出力端に接続して上記第１
および第２のスイッチング用パワＭＯＳ ＦＥＴ を駆
動するパルスを上記制御回路で得るようになし、かつ上
記第１および第２のスイッチング用パワＭＯ８ＦＥＴの
各ソースとゲート間にそれぞれダイオード全順方向に挿
入してゼロレベルを揃え得るようにしたものである。
整流して直流電力を得る整流器の正極および負極側の両
出力端間に直列接続されたノ・−ツブリッジ用の第１お
よび第２のコンデンサと、制御回路の出力によって交互
にオン・オフを繰り返し方形波電力を発生する第１およ
び第２のスイッチング用パワＭＯ８ＦＥＴ と、−次巻
線を各々絶縁して第１および第２の一次巻線を設けかつ
上記第１および第２のパワＭＯ８ＦＥＴからの方形波電
力を絶縁・変圧して出力する出力変圧器とを備え、上記
第１のパワＭＯ８ＦＥＴのドレイ／全上記出力変圧器の
第１の一次巻線を介して上記第１のコンデンサの一端に
接続しソースを上記第１のコンデンサの他端に接続し、
上記第２のスイッチング用パワＭＯ８ＦＥＴのドレイン
を上記出力変圧器の第２の一次巻線を介して上記第２の
コンデンサの一端に接続しソースを上記第２のコンデン
サの他端に接続し、上記第１および第２のスイッチング
用パワＭＯ３ＦＥＴの各ゲートをそれぞれ上記制御回路
の接続し、かつこの制御回路の負側接続点（マイナスコ
モン）を上記整流器の負極側出力端に接続して上記第１
および第２のスイッチング用パワＭＯＳ ＦＥＴ を駆
動するパルスを上記制御回路で得るようになし、かつ上
記第１および第２のスイッチング用パワＭＯ８ＦＥＴの
各ソースとゲート間にそれぞれダイオード全順方向に挿
入してゼロレベルを揃え得るようにしたものである。
以下、図面に基づき本発明の実施例全詳細に説明する。
第３図は本発明によるスイッチングコンバータの一実施
例を示す回路図でろる。
例を示す回路図でろる。
この第３図において第２図と同一符号のものは禎当部分
を示し、Ｄ３はパワＭＯ８ＦＥＴのＱｌのゲー）Ｃ）と
ソース（Ｓ）間に逆方向に挿入されたダイオード、０４
ＦｉパワＭＯ８ＦＥＴのＱ２のゲー）Ｃ）とソース（Ｓ
）間に逆方向に挿入さｎたダイオードで、これら各ダイ
オードＤｓ、Ｄ＜ はゼロレベルを揃えるために設けた
ものである。
を示し、Ｄ３はパワＭＯ８ＦＥＴのＱｌのゲー）Ｃ）と
ソース（Ｓ）間に逆方向に挿入されたダイオード、０４
ＦｉパワＭＯ８ＦＥＴのＱ２のゲー）Ｃ）とソース（Ｓ
）間に逆方向に挿入さｎたダイオードで、これら各ダイ
オードＤｓ、Ｄ＜ はゼロレベルを揃えるために設けた
ものである。
そして、出力変圧器Ｔの１次巻線を各々絶縁して第１お
よび第２の１次巻線ＮＰ＋ 、ＮＦ２ ｋ設け、この第
１１７）１次巻線ＮＰ＋の巻始めは第１のスイッチング
用パフＭＯ８Ｆ’ＥＴのＱｌ ドレイン０に接続され、
巻終！ｌｌはハーアブシジン用の第１のコンデンサＣ３
の正極側（＋）に接続され、第１のスイッチング用パワ
ＭＯ８Ｆ’ＥＴのＱｌ のソース（Ｓ）は上記第１のコ
ンデンサＣ３の負極側（−）に接続されている。また、
第２のスイッチング用パワＭＯ８ＦＥＴのＱ２のドレイ
ン（２）は出力変圧器Ｔの第２の１次善ｄ ＮＰｚの巻
終ｐに接続され、ソース（Ｓ）はハーアブシジン用の第
２のコンデンサＣ４の負極＠（−）Ｋ接続されている。
よび第２の１次巻線ＮＰ＋ 、ＮＦ２ ｋ設け、この第
１１７）１次巻線ＮＰ＋の巻始めは第１のスイッチング
用パフＭＯ８Ｆ’ＥＴのＱｌ ドレイン０に接続され、
巻終！ｌｌはハーアブシジン用の第１のコンデンサＣ３
の正極側（＋）に接続され、第１のスイッチング用パワ
ＭＯ８Ｆ’ＥＴのＱｌ のソース（Ｓ）は上記第１のコ
ンデンサＣ３の負極側（−）に接続されている。また、
第２のスイッチング用パワＭＯ８ＦＥＴのＱ２のドレイ
ン（２）は出力変圧器Ｔの第２の１次善ｄ ＮＰｚの巻
終ｐに接続され、ソース（Ｓ）はハーアブシジン用の第
２のコンデンサＣ４の負極＠（−）Ｋ接続されている。
また、出力変圧器Ｔの第２の１次巻線Ｎｈ の巻始めは
第２のハーアブシジン用の第２のコンデンサＣ４の正極
側（＋）に接続されている。ここで、この第３図に示す
実施例においては、出力変圧器Ｔの第１の１次善ｌｆＭ
ＮＰ＋の巻始めをパワＭＯ３ＦＥＴのＱ＋のドレイン（
１１）に接続し、巻終りを第１のコンデンサＣ３の正極
側（＋）に接続し、また、出力変圧器Ｔの第２の１次巻
線Ｎｈ の巻始めを第２のコンデンサＣ４の正極側（＋
）に接続し、巻終Ｖｔバフ ＭＯＳ ＦＥＴ （７）
Ｑ２のドレイン０に接続した場合を例にとって示してい
るが、本発明は限定されるものではなく、第１の１次巻
ｍＮＰ＋ の巻終りをパフＭＯ８ＦＥＴのＱｌのドレイ
ン０に、巷始め金弟１のコンデ／すＣ！の正ｍ１ｌｌ（
→）にそ九ぞれ接続してもよく、また、ＩＡ２の１次巻
線ＮＰ＋の巻終りを第２のコンデンサＣ４の正極側に、
巻始めをパワＭＯ８ＦＥＴのＱ、のドレイ／（Ｄ）にそ
れぞれ接続してもよい。すなわち、第１のスイッチング
用パフＭＯ８ＦＥＴのＱｌのドレイ１０は出力変圧器Ｔ
のｉｌの１次巻ｍＮＰ＋ ｆ介してハーアブシジン用の
第１のコンデンサＣ３の一端に接続され、第２のスイッ
チング用パワＭＯ８ＦＥＴ のＱ宏のドレイン（Ｄ）Ｕ
出力変圧器Ｔの第２の１次巻線ＮＰ＊’を介してハーア
ブシジン用の第２のコンデンサＣ４の一端に接続されて
いる。
第２のハーアブシジン用の第２のコンデンサＣ４の正極
側（＋）に接続されている。ここで、この第３図に示す
実施例においては、出力変圧器Ｔの第１の１次善ｌｆＭ
ＮＰ＋の巻始めをパワＭＯ３ＦＥＴのＱ＋のドレイン（
１１）に接続し、巻終りを第１のコンデンサＣ３の正極
側（＋）に接続し、また、出力変圧器Ｔの第２の１次巻
線Ｎｈ の巻始めを第２のコンデンサＣ４の正極側（＋
）に接続し、巻終Ｖｔバフ ＭＯＳ ＦＥＴ （７）
Ｑ２のドレイン０に接続した場合を例にとって示してい
るが、本発明は限定されるものではなく、第１の１次巻
ｍＮＰ＋ の巻終りをパフＭＯ８ＦＥＴのＱｌのドレイ
ン０に、巷始め金弟１のコンデ／すＣ！の正ｍ１ｌｌ（
→）にそ九ぞれ接続してもよく、また、ＩＡ２の１次巻
線ＮＰ＋の巻終りを第２のコンデンサＣ４の正極側に、
巻始めをパワＭＯ８ＦＥＴのＱ、のドレイ／（Ｄ）にそ
れぞれ接続してもよい。すなわち、第１のスイッチング
用パフＭＯ８ＦＥＴのＱｌのドレイ１０は出力変圧器Ｔ
のｉｌの１次巻ｍＮＰ＋ ｆ介してハーアブシジン用の
第１のコンデンサＣ３の一端に接続され、第２のスイッ
チング用パワＭＯ８ＦＥＴ のＱ宏のドレイン（Ｄ）Ｕ
出力変圧器Ｔの第２の１次巻線ＮＰ＊’を介してハーア
ブシジン用の第２のコンデンサＣ４の一端に接続されて
いる。
そして、Ｍｌおよび第２の各々のスイッチング用パワＭ
Ｏ３ＦＥＴのＱ＋ およびパワＭＯ８ＦＥＴのＱｌの各
ゲート６）ハそれぞれゲート用コンデンサＣ５と抵抗Ｒ
４およびゲート用コンデンサＣ６と抵抗Ｒ５を直列に介
してそれぞれ制御回路ＣＮＴのバッファＢＵＦおよびイ
ンノく一タＩＮＶの出力端にそれぞれ接続されている。
Ｏ３ＦＥＴのＱ＋ およびパワＭＯ８ＦＥＴのＱｌの各
ゲート６）ハそれぞれゲート用コンデンサＣ５と抵抗Ｒ
４およびゲート用コンデンサＣ６と抵抗Ｒ５を直列に介
してそれぞれ制御回路ＣＮＴのバッファＢＵＦおよびイ
ンノく一タＩＮＶの出力端にそれぞれ接続されている。
なお、第１のスイッチング用パワＭＯ８ＦＥＴのＱｌの
ゲート旬ハ、ゲート用コンデンサＣ３ｔ−介することな
く直接制御回路ＣＮＴに接続してもよい。
ゲート旬ハ、ゲート用コンデンサＣ３ｔ−介することな
く直接制御回路ＣＮＴに接続してもよい。
つぎにこの第３図に示す実施例の動作を説明する。
１ず、入力端子ＩＮａ、ＩＮｂに印加された交流電力は
第１の整流器ＲＥＣｓ によって整流され、その整流出
力−ノ・−ツブリッジ用コンデンサＣｍ。
第１の整流器ＲＥＣｓ によって整流され、その整流出
力−ノ・−ツブリッジ用コンデンサＣｍ。
Ｃ４によＦ）Ｐ波される。そして、ノくワＭＯ８ＦＥＴ
のＱｌ、Ｑｌは制御回路ＣＮＴ により互いにＯＮ−Ｏ
ＦＦを繰９返しているスイッチング回路を構成している
。
のＱｌ、Ｑｌは制御回路ＣＮＴ により互いにＯＮ−Ｏ
ＦＦを繰９返しているスイッチング回路を構成している
。
いま、まず、パワＭＯ８ＦＥＴのＱｔが０Ｎ（（ｈはＯ
ＦＦ ）のとき、出力変圧器Ｔの第１の１次巻線ＮＰｌ
に電流ｉｐ１ が流れるので、出力変圧器Ｔの第１の２
次巻線ＮＳ＋ も電流ｔｓｘ が流れる。つぎに、パワ
Ｆｖ１０Ｓ ＦＥＴのＱｔがＯＦＦと々ｐ１パワＭＯ３
ＦＥＴのＱｌがＯＮ になると、出力変圧器Ｔの第２の
１次＠勝Ｎ Ｐ ２に電流１ｐｘが訛れ、出力変圧器Ｔ
の第２の２次巻線ＮＳ型に１電流１８２が流れてスイッ
チング動作が行なわれる。
ＦＦ ）のとき、出力変圧器Ｔの第１の１次巻線ＮＰｌ
に電流ｉｐ１ が流れるので、出力変圧器Ｔの第１の２
次巻線ＮＳ＋ も電流ｔｓｘ が流れる。つぎに、パワ
Ｆｖ１０Ｓ ＦＥＴのＱｔがＯＦＦと々ｐ１パワＭＯ３
ＦＥＴのＱｌがＯＮ になると、出力変圧器Ｔの第２の
１次＠勝Ｎ Ｐ ２に電流１ｐｘが訛れ、出力変圧器Ｔ
の第２の２次巻線ＮＳ型に１電流１８２が流れてスイッ
チング動作が行なわれる。
つぎに、この第３図の動作説明に供するタイムチャート
でろるＰＡ４図を参照してゲート駆動（ドライブ）衾説
明する。
でろるＰＡ４図を参照してゲート駆動（ドライブ）衾説
明する。
この第４図において、（ａ）（ｂ）はそれぞれ制御回路
ＣＮＴの出力（イ）、（ロ）、すなわち、パン７７ＢＵ
ＦおよびインバータＩＮＶの出力波形を示したものでｓ
ｐ、（ｃ） 、 （ｄ）鉱それぞれ充電１！流ＩＦ＋＋
ＩＰ＊の波形、（ｅ） 、 （ｆ）はそれぞれパワＭＯ
８ＦＥＴ＋１７）ＱｔおよびＱｔのゲート・ソース間電
圧ＶＧＳ の波形を示したものでろる。
ＣＮＴの出力（イ）、（ロ）、すなわち、パン７７ＢＵ
ＦおよびインバータＩＮＶの出力波形を示したものでｓ
ｐ、（ｃ） 、 （ｄ）鉱それぞれ充電１！流ＩＦ＋＋
ＩＰ＊の波形、（ｅ） 、 （ｆ）はそれぞれパワＭＯ
８ＦＥＴ＋１７）ＱｔおよびＱｔのゲート・ソース間電
圧ＶＧＳ の波形を示したものでろる。
そして、制御回路ＣＮＴから発生する信号はその一例と
して、第４図（ａ）■および（ｂ）■に示すように、導
通幅ｔ１で、周期ｔのデユーティであるものとする。
して、第４図（ａ）■および（ｂ）■に示すように、導
通幅ｔ１で、周期ｔのデユーティであるものとする。
まず、制御回路ＣＮＴの出力■の場合について説明する
と、まずｔｌ＝■のときに第３図の実線矢印に７Ｆスハ
ワＭＯ３ＦＥＴ ノＱ＋のゲートｃ）。
と、まずｔｌ＝■のときに第３図の実線矢印に７Ｆスハ
ワＭＯ３ＦＥＴ ノＱ＋のゲートｃ）。
ソース（Ｓ）間に流れる電流量９．は抵抗Ｒ４＋ゲート
用のコンデンサＣ５およびハーアブシジン用のコンデン
サＣ４′？ｆ通って第４図（ｃ）に示すパワＭＯ８ＦＥ
Ｔの充電電流１７ト１ が流れる。そして・このパ’７
ＭＯＳ Ｆｌｉ；Ｔ ノＱ＋ ノゲートＣ）−ソース
（Ｓ）間静電容！（キャパシタンス）ＣＧＳはＣｃｓ
＜＜Ｃｉ＜〈Ｃ４となるよう選定しであるので、制御回
路ＣＮＴから発生したパルス電圧ｖ９ｔｌｊ、はとんど
すべてパワＭＯ３ＦＥＴのＱｌのゲート（Ｑ−ソース（
Ｓ）間に印加さハ、る。つぎにｔ１＝■になったとき、
制御回路ＣＮＴ の出力■のノ（ルス電位は零（ゼロ）
レベルになるので、ハーアブシジン用のコンデンサＣ４
およびゲート用のコンデンサＣ５に充電されていた電荷
は１Ｐ１−２ （第４図（ｃ）参照）となって放電され
、パワＭＯ８ＦＥＴのＱｌのゲート（Ｇ）−ソース（Ｓ
）間電位は零（ゼロ）となってパワＭＯ８ＦＥＴ のＱ
ｔ Ｆｉ、ＯＦＦの状態に移行する。
用のコンデンサＣ５およびハーアブシジン用のコンデン
サＣ４′？ｆ通って第４図（ｃ）に示すパワＭＯ８ＦＥ
Ｔの充電電流１７ト１ が流れる。そして・このパ’７
ＭＯＳ Ｆｌｉ；Ｔ ノＱ＋ ノゲートＣ）−ソース
（Ｓ）間静電容！（キャパシタンス）ＣＧＳはＣｃｓ
＜＜Ｃｉ＜〈Ｃ４となるよう選定しであるので、制御回
路ＣＮＴから発生したパルス電圧ｖ９ｔｌｊ、はとんど
すべてパワＭＯ３ＦＥＴのＱｌのゲート（Ｑ−ソース（
Ｓ）間に印加さハ、る。つぎにｔ１＝■になったとき、
制御回路ＣＮＴ の出力■のノ（ルス電位は零（ゼロ）
レベルになるので、ハーアブシジン用のコンデンサＣ４
およびゲート用のコンデンサＣ５に充電されていた電荷
は１Ｐ１−２ （第４図（ｃ）参照）となって放電され
、パワＭＯ８ＦＥＴのＱｌのゲート（Ｇ）−ソース（Ｓ
）間電位は零（ゼロ）となってパワＭＯ８ＦＥＴ のＱ
ｔ Ｆｉ、ＯＦＦの状態に移行する。
いま、説明を容易にするために、制御回路ＣＮＴの出力
■、ゲート甲のコンデンサＣ８＋パワＭＯ８ＦＥＴのＱ
ｌおよびハーアブシジン用のコンデンサＣ４の等価回路
を第５口伝）およびそのタイムチャートを第５図（ｂ）
にそれぞれ示し説明する。
■、ゲート甲のコンデンサＣ８＋パワＭＯ８ＦＥＴのＱ
ｌおよびハーアブシジン用のコンデンサＣ４の等価回路
を第５口伝）およびそのタイムチャートを第５図（ｂ）
にそれぞれ示し説明する。
制御回路ＣＮＴ の出力■に発生した電圧Ｖ９１は前述
したように、充放電電流１ｓ１１−１ ＋ １９１−２
によってパワＭＯ８ＦＥＴのＱｌのゲート（Ｇ）とソー
ス（Ｓ）間静電容量Ｃｃｓ （第５図（ａ）参照）の両
端にＶｃｓ＝ Ｖｙｘ ゛として印加される。そして、
第３図に示すダイオードＤ３は静電容ｆｉｋ、ＣＧ５
の両端の電圧Ｖ。５ のレベルを制御回路ＣＮＴの出力
■と同じにするために挿入されたものでるり、このダイ
オードＤ３はゼナーダイオードでも同様の効果が得られ
る。
したように、充放電電流１ｓ１１−１ ＋ １９１−２
によってパワＭＯ８ＦＥＴのＱｌのゲート（Ｇ）とソー
ス（Ｓ）間静電容量Ｃｃｓ （第５図（ａ）参照）の両
端にＶｃｓ＝ Ｖｙｘ ゛として印加される。そして、
第３図に示すダイオードＤ３は静電容ｆｉｋ、ＣＧ５
の両端の電圧Ｖ。５ のレベルを制御回路ＣＮＴの出力
■と同じにするために挿入されたものでるり、このダイ
オードＤ３はゼナーダイオードでも同様の効果が得られ
る。
なお、第５図（ｂ）において第４図と同一符号のものは
相当部分を示し、（イ）は制御回路ＣＮＴの出力■の波
形、（ロ）、（／うけパワＭＯ８ＦＥＴのＱｌのゲ−ト
Ｏ）・ソース（Ｓ）間電圧ＶＧＳで、（ロ）はダイオー
ドＤＢが無い場合を示したものでめり、（ハ）はダイオ
ードＤｓｔ”挿入した場合を示した本のでるる。
相当部分を示し、（イ）は制御回路ＣＮＴの出力■の波
形、（ロ）、（／うけパワＭＯ８ＦＥＴのＱｌのゲ−ト
Ｏ）・ソース（Ｓ）間電圧ＶＧＳで、（ロ）はダイオー
ドＤＢが無い場合を示したものでめり、（ハ）はダイオ
ードＤｓｔ”挿入した場合を示した本のでるる。
そして、１＋はゼロレベルでろる。
また、上記の動作は制御回路ＣＮＴの出力＠。
ゲート用のコンデンサＣｓ 、パワＭＯ８ＦＥＴのＱ宜
の回路についても同様に行なわれるので、第４図（ｅ）
、 （ｆ）におけるパワＭＯ８ＦＥＴ のＱ＋ 、
Ｑｌのゲー）（Ｇとソース（Ｓ）間の電圧■。、の波形
は制御回路ＣＮＴの出力＠および出力＠とｔｌとんど同
じになり、スイッチング動作が継続することは明らかで
るる。
の回路についても同様に行なわれるので、第４図（ｅ）
、 （ｆ）におけるパワＭＯ８ＦＥＴ のＱ＋ 、
Ｑｌのゲー）（Ｇとソース（Ｓ）間の電圧■。、の波形
は制御回路ＣＮＴの出力＠および出力＠とｔｌとんど同
じになり、スイッチング動作が継続することは明らかで
るる。
なお、ゲート用のコンデンサＣｓｔ”短絡した状態にす
れは、制御回路ＣＮＴの出力＠の波形がそのままパワＭ
Ｏ８ＦＥＴ １７）Ｑｌのゲート（Ｇ）とソース伯）間
に印加されるので、このコンデンサＣ＾を省略し、パワ
ＭＯ８ＦＥＴのＱｌのゲートＧ）はコンデンサＣ６を介
さないで、ＭＷ！制御回ｊＩ３ＣＮＴＫ接続すること本
できる。このこと社パワＭＯ８ＦＥＴのＱ＋ｆｌｌにお
いても同様に行うことができる。
れは、制御回路ＣＮＴの出力＠の波形がそのままパワＭ
Ｏ８ＦＥＴ １７）Ｑｌのゲート（Ｇ）とソース伯）間
に印加されるので、このコンデンサＣ＾を省略し、パワ
ＭＯ８ＦＥＴのＱｌのゲートＧ）はコンデンサＣ６を介
さないで、ＭＷ！制御回ｊＩ３ＣＮＴＫ接続すること本
できる。このこと社パワＭＯ８ＦＥＴのＱ＋ｆｌｌにお
いても同様に行うことができる。
以上、本発明をパワＭＯ８ＦＥＴ として、Ｎ形パワＭ
ａＳ ＦＥＴ ＝ｉ用いる場合を例にとって説明したが
、本発明はこれに駆足されるものではなく、Ｐ形パワＭ
Ｏ８ＦＥＴでも同様に用いることができる。この場合、
Ｐ形パワＭＯ８ＦＥＴは極性が反対になるだけでろり、
同じ動作全行うことができる。
ａＳ ＦＥＴ ＝ｉ用いる場合を例にとって説明したが
、本発明はこれに駆足されるものではなく、Ｐ形パワＭ
Ｏ８ＦＥＴでも同様に用いることができる。この場合、
Ｐ形パワＭＯ８ＦＥＴは極性が反対になるだけでろり、
同じ動作全行うことができる。
以上説明したように、本発明によれば、複雑な手段を用
いることなく、各々のスイッチング用パワＭＯ８ＦＥＴ
の各ゲートをそれぞれ負側接続点が入力直流電源の負極
側に接続された制御回路の出力端に接続し、ゲート駆動
用パルスを制御回路からパルストランスを使用しないで
直接駆動し、また、各スイッチング用パワＭＯ８ＦＥＴ
のゲート・ソース間にそれぞれダイオードを挿入して零
（ゼロ）レベルを揃える簡単な回路構成によって、パワ
ＭＯ８ＦＥＴ のソースが共通でない場合でもパルスト
ランスを使用しないでスイッチング動作を行うことがで
き、また、構成の簡素化に伴って小形、軽量化すること
ができると共にコス）？ダウンするこ七ができるので、
実用上の効果は極めて大である。
いることなく、各々のスイッチング用パワＭＯ８ＦＥＴ
の各ゲートをそれぞれ負側接続点が入力直流電源の負極
側に接続された制御回路の出力端に接続し、ゲート駆動
用パルスを制御回路からパルストランスを使用しないで
直接駆動し、また、各スイッチング用パワＭＯ８ＦＥＴ
のゲート・ソース間にそれぞれダイオードを挿入して零
（ゼロ）レベルを揃える簡単な回路構成によって、パワ
ＭＯ８ＦＥＴ のソースが共通でない場合でもパルスト
ランスを使用しないでスイッチング動作を行うことがで
き、また、構成の簡素化に伴って小形、軽量化すること
ができると共にコス）？ダウンするこ七ができるので、
実用上の効果は極めて大である。
第１図は従来の一般的なスイッチングコンバータの例を
示す回路図、第２図は従来のノ・−７ブリツジ回路で構
成されるスイッチングコンバータの一例を示す回路図、
第３図は本発明によるスイッチングコンバータの一実施
例を示す回路図、第４図および第５図は第３図の動作説
明に供するタイムチャートおよび等価回路とタイムチャ
ートでるる。 ＲＥＣ＋ 、ＲＥＣＩ ・・・・整流器、Ｑｌ 、 Ｑ
ｓ・争・・パワＭＯ８ＦＥＴ、ＣＮＴ・・・・制御回路
、ＣＩ ＋ Ｃ４φ・φ・ハーアブシジン用コンデンサ
、Ｔ・・・・出力変圧器。 特許出願人 株式会社京三製作所 代理人 山川政樹（ほか２名）
示す回路図、第２図は従来のノ・−７ブリツジ回路で構
成されるスイッチングコンバータの一例を示す回路図、
第３図は本発明によるスイッチングコンバータの一実施
例を示す回路図、第４図および第５図は第３図の動作説
明に供するタイムチャートおよび等価回路とタイムチャ
ートでるる。 ＲＥＣ＋ 、ＲＥＣＩ ・・・・整流器、Ｑｌ 、 Ｑ
ｓ・争・・パワＭＯ８ＦＥＴ、ＣＮＴ・・・・制御回路
、ＣＩ ＋ Ｃ４φ・φ・ハーアブシジン用コンデンサ
、Ｔ・・・・出力変圧器。 特許出願人 株式会社京三製作所 代理人 山川政樹（ほか２名）
Claims (1)
- ハーアブシジン回路で構成さｆｌるスイッチングコンバ
ータの電力変換用スイッチング素子に電力用酸化金属皮
膜電界効果トランジスタを用いたスイッチング回路にお
いて、交流電力を整流して直流電力を得る整流器の正極
および負極側の両出力端間に直列接続されたハーアブシ
ジン用の第１および第２のコンデンサと、制御回路の出
力によって交互にオン・オフを繰り返し方形波電力を発
生する第１および第２のスイッチング用酸化金属皮膜電
界効果トランジスタと、−次巻ｉ！を各々絶縁して第１
および第２の一次巻１１１ｊｔ−設は力・つ前記第１お
よび第２のスイッチング用酸化金属皮膜電界効果トラン
ジスタからの方形波電力を絶縁・変圧して出力する出力
変圧器とを備え、前記第１のスイッチング用酸化金属皮
膜電界効果トランジスタのドレインを前記出力変圧器の
第１の一次巻ｌｓを弁じて前記第１のコンデンサの一端
に接続しソースを前記第１のコンデンサの他端に接続し
、前記第２のスイッチング用酸化金属皮膜電界効果トラ
ンジスタのドレインを前記出力変圧器の第２の一次巻１
Ｍ金介して前記第２のコンデンサの一端に接続しソース
を前記第２のコンデンサの他端に接続し、前記第１およ
び第２のスイッチング用職化金属皮膜電界効果トランジ
スタの各ゲー）ｋそれぞれ前記制御回路の出力端に接続
し、ヵ・つこの制御回路の負側接続点を前記整流器の負
極側田力端に接続（−で前記第１および第２のスイッチ
ング用酸化金属皮膜電界効果トランジスタを駆動するパ
ルス全前記制御回路で得るようになし、かつ前記第１お
よび第２のスイッチング用酸化金属皮膜電界効果トラン
ジスタの各ゲートとソース間にそれぞれダイオードを逆
方向に挿入してゼロレベルを揃え得るよう圧したことを
特徴とするスイッチングコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8381284A JPS60229671A (ja) | 1984-04-27 | 1984-04-27 | スイツチングコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8381284A JPS60229671A (ja) | 1984-04-27 | 1984-04-27 | スイツチングコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229671A true JPS60229671A (ja) | 1985-11-15 |
| JPS6412185B2 JPS6412185B2 (ja) | 1989-02-28 |
Family
ID=13813081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8381284A Granted JPS60229671A (ja) | 1984-04-27 | 1984-04-27 | スイツチングコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653924B2 (en) | 1991-09-13 | 2003-11-25 | Vlt Corporation | Transformer with controlled interwinding coupling and controlled leakage inductances and circuit using such transformer |
-
1984
- 1984-04-27 JP JP8381284A patent/JPS60229671A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653924B2 (en) | 1991-09-13 | 2003-11-25 | Vlt Corporation | Transformer with controlled interwinding coupling and controlled leakage inductances and circuit using such transformer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412185B2 (ja) | 1989-02-28 |
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