JPS60226180A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体装置及びその製造方法に関し、特にショ
ットキー障壁を有するＭＩ８ＦＥＴ構造を有する半導体
装置及びその製造方法に関する。
ットキー障壁を有するＭＩ８ＦＥＴ構造を有する半導体
装置及びその製造方法に関する。
（従来技術）
ＭＩＳＦＦｉ’ｌ’構造においてソース−ドレインがシ
ョットキー障壁によシ形成されるショットキー障壁ソー
スドレインＭＩ８ＦＥＴ （ＪＪ下ショットキーＭＩ８
ＦＥＴ と記す）は少数キャリアの注入がなく。
ョットキー障壁によシ形成されるショットキー障壁ソー
スドレインＭＩ８ＦＥＴ （ＪＪ下ショットキーＭＩ８
ＦＥＴ と記す）は少数キャリアの注入がなく。
う、チアツブ現象を起さないという長所を持っている。
しかし、従来ショットキーＭＩＳＦＥＴ を。
そのゲートとソース・ドレインを自己整合的に形成する
ために用いられた方法はゲート電極形成後。
ために用いられた方法はゲート電極形成後。
該ゲート電極側面を含む全体に絶縁膜を成長し、反応性
イオンエツチング（以下ＲＩＥと記す）によシゲート電
極側面に絶縁膜を残したままソース・ドレイン領域の半
導体基板を露出させ、全面に金属を蒸着した後シンター
しショットキー接合のソースｅドレインを形成するとい
うものであり、当該方法で製造されたショットキーＭＩ
ＳＦＥＴでは。
イオンエツチング（以下ＲＩＥと記す）によシゲート電
極側面に絶縁膜を残したままソース・ドレイン領域の半
導体基板を露出させ、全面に金属を蒸着した後シンター
しショットキー接合のソースｅドレインを形成するとい
うものであり、当該方法で製造されたショットキーＭＩ
ＳＦＥＴでは。
第１図に示すように、ゲート電極１２直下に形成される
チャンネルとソース・ドレイン１９の間にゲート電極側
面絶縁膜１８による隙間２０が生じ。
チャンネルとソース・ドレイン１９の間にゲート電極側
面絶縁膜１８による隙間２０が生じ。
オフセットゲートになるという欠点を有していた。
そして該オフセットゲートのため相互コンダクタンスが
減少し、電界効果トランジス、ターの特性を劣化させて
いた。
減少し、電界効果トランジス、ターの特性を劣化させて
いた。
（発明の目的）
本発明の目的は、上記欠点を除去し、ゲート電極直下に
形成されるチャネルとソース・ドレイン間に隙間のない
ショットキーＭＩｓｐｇ’ｒを有する半導体装置及びそ
の製造方法を提供するにある。
形成されるチャネルとソース・ドレイン間に隙間のない
ショットキーＭＩｓｐｇ’ｒを有する半導体装置及びそ
の製造方法を提供するにある。
（発明の構成）
本発明の第１の発明の半導体装置は、ソース・ドレイン
がショットキー障壁によシ形成されるショットキー障壁
ＭＩ８ＦＦｉＴ構造の半導体装置において、前記半導体
装置は、半導体基板表面に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、前記ゲー
ト側面に形成された絶縁膜と、表面がエツチングされ、
該エツチング領域がケート側面絶縁膜下に達しているソ
ース・ドレイン形成用エツチング領域と、該ソース・ド
レイン形成用エツチング領域上に形成された金属シリサ
イド層と、該金属シリサイド層と半導体基板の界面に形
成されその端部がゲート電極側面下に達するショットキ
ー障壁を含んで構成される。
がショットキー障壁によシ形成されるショットキー障壁
ＭＩ８ＦＦｉＴ構造の半導体装置において、前記半導体
装置は、半導体基板表面に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、前記ゲー
ト側面に形成された絶縁膜と、表面がエツチングされ、
該エツチング領域がケート側面絶縁膜下に達しているソ
ース・ドレイン形成用エツチング領域と、該ソース・ド
レイン形成用エツチング領域上に形成された金属シリサ
イド層と、該金属シリサイド層と半導体基板の界面に形
成されその端部がゲート電極側面下に達するショットキ
ー障壁を含んで構成される。
また本発明の第２の発明の半導体装置の製造方法は、−
導電型の半導体基板表面に素子間分離用の厚い酸化膜領
域及びその下層にチャンネルストッパーとして前記基板
よ９高濃度の一導電型不純物添加領域を形成する工程と
、前記基板表面にゲート絶縁膜用の薄い絶縁膜を形成す
る工程と、該薄い絶縁膜上にゲート電極となる多結晶シ
リコン膜を成長する工程と、該多結晶シリコン膜上に厚
い絶縁膜を成長する工程と、ゲート電極パターンを転写
するホトリソグラフィ工程と１反応性イオンエツチング
によシ前記電極パターンに従って絶縁膜および多結晶シ
リコンを整形する工程と、全面にＣＶＤ法により絶縁膜
を成長する工程と、反応性イオンエツチングによ、り素
子形成領域内で前記ゲート上面および側面を除いて基板
表面を露出させる工程と、該露出した基板領域のみを選
択的に等方性エツチングを施す工程と、該エツチング領
域を含む基板全面にＣＶＤ法によシ金属膜を成長させる
工程と、シンターしてショットキー接合を形成する工程
と、金属のみを選択的にエツチング除去する工程とを含
んで構成される。
導電型の半導体基板表面に素子間分離用の厚い酸化膜領
域及びその下層にチャンネルストッパーとして前記基板
よ９高濃度の一導電型不純物添加領域を形成する工程と
、前記基板表面にゲート絶縁膜用の薄い絶縁膜を形成す
る工程と、該薄い絶縁膜上にゲート電極となる多結晶シ
リコン膜を成長する工程と、該多結晶シリコン膜上に厚
い絶縁膜を成長する工程と、ゲート電極パターンを転写
するホトリソグラフィ工程と１反応性イオンエツチング
によシ前記電極パターンに従って絶縁膜および多結晶シ
リコンを整形する工程と、全面にＣＶＤ法により絶縁膜
を成長する工程と、反応性イオンエツチングによ、り素
子形成領域内で前記ゲート上面および側面を除いて基板
表面を露出させる工程と、該露出した基板領域のみを選
択的に等方性エツチングを施す工程と、該エツチング領
域を含む基板全面にＣＶＤ法によシ金属膜を成長させる
工程と、シンターしてショットキー接合を形成する工程
と、金属のみを選択的にエツチング除去する工程とを含
んで構成される。
また１本発明の第３の発明の半導体装置の製造方法は、
−導電型の半導体基板表面に素子間分離用の厚い酸化膜
領域及びその下層にチャンネルストッパーとして前記基
板よシ高濃度の一導電型不純物添加領域を形成する工程
と、前記基板表面にゲート絶縁膜用の薄い絶縁膜を形成
する工程と。
−導電型の半導体基板表面に素子間分離用の厚い酸化膜
領域及びその下層にチャンネルストッパーとして前記基
板よシ高濃度の一導電型不純物添加領域を形成する工程
と、前記基板表面にゲート絶縁膜用の薄い絶縁膜を形成
する工程と。
該薄い絶縁膜上にゲート電極となる多結晶シリコン膜を
成長する工程と、該多結晶シリコン膜上に厚い絶縁膜を
成長する工程と、ゲート電極パターンを転写するホトリ
ソグラフィ工程と、反応性イオンエツチングによシ前記
電極パターンに従って絶縁膜および多結晶シリコンを整
形する工程と。
成長する工程と、該多結晶シリコン膜上に厚い絶縁膜を
成長する工程と、ゲート電極パターンを転写するホトリ
ソグラフィ工程と、反応性イオンエツチングによシ前記
電極パターンに従って絶縁膜および多結晶シリコンを整
形する工程と。
全面にＣＶＤ法により絶縁膜を成長する工程と、反応性
イオンエツチングにより素子形成領域内で前記ゲート上
面および側面を除いて基板表面を露出させる工程と、該
露出した基板領域のみを選択的に等方性エツチングを施
す工程と、半導体基板を負極として電着を行い金属を半
導体基板の露出領域に選択的に形成する工程と、シ２ン
ター１〜てショットキー接合を形成する工程とを含んで
構成される。
イオンエツチングにより素子形成領域内で前記ゲート上
面および側面を除いて基板表面を露出させる工程と、該
露出した基板領域のみを選択的に等方性エツチングを施
す工程と、半導体基板を負極として電着を行い金属を半
導体基板の露出領域に選択的に形成する工程と、シ２ン
ター１〜てショットキー接合を形成する工程とを含んで
構成される。
（実施例）
以下、本発明の実施例について１図面を参照して説明す
る。
る。
第２図（ａ）〜Φノは本発明の一実施例およびその製造
方法を説明するために工程順に示した断面図である。本
実施例は次の工程により製造することができる。
方法を説明するために工程順に示した断面図である。本
実施例は次の工程により製造することができる。
先ず、第２図（ａ）に示すように、−導電型のシリコン
基板２１に素子分離用の厚い酸化膜２２およびチャネル
スト、バー用の不純物拡散領域２３を形成する。次いで
ゲート酸化膜２４を数百Ａ、ゲート多結晶シリコン２５
を数千Ａ、ＣＶＤ酸化膜２６を数千Ａ成長させる。
基板２１に素子分離用の厚い酸化膜２２およびチャネル
スト、バー用の不純物拡散領域２３を形成する。次いで
ゲート酸化膜２４を数百Ａ、ゲート多結晶シリコン２５
を数千Ａ、ＣＶＤ酸化膜２６を数千Ａ成長させる。
次に、第２図（ｂ）に示すように、ホトグラフィによシ
ゲートパターンを転写し、反応性イオンエツチング（Ｒ
ＩＥ）を用いて酸化膜２６多結晶シリコン膜２５、酸化
膜２４を順にエツチングし、ゲート電極２７その上の酸
化膜２８が、得られる。
ゲートパターンを転写し、反応性イオンエツチング（Ｒ
ＩＥ）を用いて酸化膜２６多結晶シリコン膜２５、酸化
膜２４を順にエツチングし、ゲート電極２７その上の酸
化膜２８が、得られる。
次に、第２図（Ｃ）に示すように、全面にＣＶＤ法によ
シ、酸化膜２９を成長させる。
シ、酸化膜２９を成長させる。
次に、第２図（ｄ）に示すように％ ＲＩＢＫよシ上面
よシソ−スートレインのシリコン基板表面３０が露出す
るまでエツチングする。しかるときはゲート電極上面に
は酸化膜２９がなくなっても、なお酸化膜２８が残るの
で、ゲート電極のまわりには酸化膜３１が残った一ｉ：
まソース・ドレイン領域のシリコン基に表面３０が露出
する。
よシソ−スートレインのシリコン基板表面３０が露出す
るまでエツチングする。しかるときはゲート電極上面に
は酸化膜２９がなくなっても、なお酸化膜２８が残るの
で、ゲート電極のまわりには酸化膜３１が残った一ｉ：
まソース・ドレイン領域のシリコン基に表面３０が露出
する。
なお、この揚台ＣＶＤ酸化膜２９を付着させる替わりに
、熱酸化膜又はＣＶＤ窒化膜の絶縁膜を用いても同様な
効果が得られることは言うまでもない。
、熱酸化膜又はＣＶＤ窒化膜の絶縁膜を用いても同様な
効果が得られることは言うまでもない。
次に、第２図（ｅ） Ｋ示すように、シリコン基板の表
面３０を選択的に等方性エツチングする。しかるときは
エツチングは横方向にも進むため、工。
面３０を選択的に等方性エツチングする。しかるときは
エツチングは横方向にも進むため、工。
チング後の断面形状は図示のように絶縁膜下がアンダー
カットされる。このときのエツチングｔＵ後工程のショ
ットキー接合形成工程において、シ、ットキー接合が少
くともゲート側面直下まで達するように選べばよい。
カットされる。このときのエツチングｔＵ後工程のショ
ットキー接合形成工程において、シ、ットキー接合が少
くともゲート側面直下まで達するように選べばよい。
次に、第２図（ｆ）に示すように、全面にＣＶＤ法によ
り金属膜３２を形成する。このときアンダー力、ト下に
も金属膜をつけることが大切である。
り金属膜３２を形成する。このときアンダー力、ト下に
も金属膜をつけることが大切である。
次に、第２図（ｇ）に示すように、シンターすると、酸
化膜２２及び３１上に付着している金属膜３３は反応し
ないが、ソース・ドレインに付着している金属はシリコ
ンと反応してシリサイド層３４を形成する。そして該シ
リサイド層３４とシリコン基板２１の間にショットキー
障壁を形成する。
化膜２２及び３１上に付着している金属膜３３は反応し
ないが、ソース・ドレインに付着している金属はシリコ
ンと反応してシリサイド層３４を形成する。そして該シ
リサイド層３４とシリコン基板２１の間にショットキー
障壁を形成する。
最後に、第２図（ｈ）に示すように、酸化膜２２および
３１上に残った金属３３のみを選択的にエツチング除去
すれば、ショットキーＭＩ８ＦＢ’ｌ’が得られる。
３１上に残った金属３３のみを選択的にエツチング除去
すれば、ショットキーＭＩ８ＦＢ’ｌ’が得られる。
なお、金属膜を成長させる方法としてＣＶＤ法の替わり
に、シリコン基板を負極とした電着により形成すると金
属はシリコン基板の露出した領域にのみ選択的に成長す
る。即ちソース・ドレイン領域のみに金属膜シ春が成長
する。この後でシンターをすればショットキー接合が形
成できショットキーＭＩ８ＦＥＴが得られる。本方法に
よるときは残った金属膜をエツチングする工程は不要と
なる。
に、シリコン基板を負極とした電着により形成すると金
属はシリコン基板の露出した領域にのみ選択的に成長す
る。即ちソース・ドレイン領域のみに金属膜シ春が成長
する。この後でシンターをすればショットキー接合が形
成できショットキーＭＩ８ＦＥＴが得られる。本方法に
よるときは残った金属膜をエツチングする工程は不要と
なる。
以上のように本実施例では、ソース・ドレインにショッ
トキー接合を形成する前に、予め従来法で生じるチャネ
ルとソース・ドレイン間の隙間程度、ソースドレイン領
域の半導体基板を等方性エツチングしておき、しかる後
ショットキー接合を形成することによって、ゲート電極
直下のチャネルとソース・ドレイン間の隙間を除去した
ものである。その結果ショットキーＭＩ８ＦＥＴの相互
コンダクタンスを大幅に増大させることができ、特性の
優れたショットキー１’１ｌｌＩ８ＦＥＴ を実現する
ことができる、 （発明の効果） 以上説明したとおシ本発明によれば、ゲート電極直下に
形成されるチャネルとソース・ドレイン間に隙間のない
ショットキーＭＩ８ＦＷ’ｌ’を有する半導体装置が得
られ、その結果得られたショットキーＭＩ８ＦＢ’ｌ’
の相互コンダクタンスを大幅に増大させることが出来、
特性の優れたショットキーＭＩ８ＦＥＴ を実現するこ
とができる。
トキー接合を形成する前に、予め従来法で生じるチャネ
ルとソース・ドレイン間の隙間程度、ソースドレイン領
域の半導体基板を等方性エツチングしておき、しかる後
ショットキー接合を形成することによって、ゲート電極
直下のチャネルとソース・ドレイン間の隙間を除去した
ものである。その結果ショットキーＭＩ８ＦＥＴの相互
コンダクタンスを大幅に増大させることができ、特性の
優れたショットキー１’１ｌｌＩ８ＦＥＴ を実現する
ことができる、 （発明の効果） 以上説明したとおシ本発明によれば、ゲート電極直下に
形成されるチャネルとソース・ドレイン間に隙間のない
ショットキーＭＩ８ＦＷ’ｌ’を有する半導体装置が得
られ、その結果得られたショットキーＭＩ８ＦＢ’ｌ’
の相互コンダクタンスを大幅に増大させることが出来、
特性の優れたショットキーＭＩ８ＦＥＴ を実現するこ
とができる。
第１図は従来のショットキーＭＩ８ＦＥＴの断面図、第
２図（ａ）〜（川は本発明の一実施例及びその製造方法
を説明するために工程順に示した断面図１１１・・・・
・・ケート電極、１２・・・・・・ショットキー障壁ソ
ース・ドレイン、１３・・・・・・ゲート電極側面絶縁
膜、１４・・・・・・チャネルとソース・ドレインの隙
間、２１・・・・・・シリコン基板、 ２２．２４．２
６．２８゜２９．３１・・・・・・シリコン酸化膜、２
３・・・・・・チャネル乃／閃 乃？閃
２図（ａ）〜（川は本発明の一実施例及びその製造方法
を説明するために工程順に示した断面図１１１・・・・
・・ケート電極、１２・・・・・・ショットキー障壁ソ
ース・ドレイン、１３・・・・・・ゲート電極側面絶縁
膜、１４・・・・・・チャネルとソース・ドレインの隙
間、２１・・・・・・シリコン基板、 ２２．２４．２
６．２８゜２９．３１・・・・・・シリコン酸化膜、２
３・・・・・・チャネル乃／閃 乃？閃
Claims (5)
- （１） ソース・ドレインがショットキー障壁により形
成されるショットキー障壁ＭＩ８ＦＥＴ構造の半導体装
置において、前記半導体装１ｉｔｉ、半導体基板表面に
形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成さ
れたゲート電極と、前記ゲート電極仰向に形成された絶
縁膜と１表面がエツチングされ該エツチング領域がゲー
ト側面絶縁膜下に達しているソース・ドレイン形成用エ
ツチング領域と、該ソース・ドレイン形成用工、チング
領域上に形成された金属シリサイド層と、＃金属シリサ
イド層と半導体基板の界面に形成されその端部がゲート
電極側面下に達するショットキー障壁とを含むことを特
待とする半導体装置。 - （２）−導電型の半導体基板表面に素子間分離用の厚い
酸化膜領域及びその下層にチャンネルストッパーとして
前記基板よシ高濃度の一導電型不純物添加領域を形成す
る工程と、前記基板表面にゲート絶縁膜用の薄い絶縁膜
を形成する工程と、該薄い絶縁膜上にゲート電極となる
多結晶シリコン膜を成長する工程と、該多結晶シリコン
膜上に厚い絶縁膜を成長する工程と、ゲート電極パター
ンを転写するホトリソグラフィ工程と１反応性イオンエ
ツチングによシ前記電極パターンに従って絶縁膜および
多結晶シリコンを整形する工程と、全面ＫＣＶＤ法によ
シ絶縁膜を成長する工程と、反応性イオンエツチングに
よシ素子形成領域内で前記ゲート上面および側面を除い
て基板表面を露出させる工程と、該露出した基板領域の
みを選択的に等方性エツチングを施す工程と、該エツチ
ング領域を含む基板全面にＣＶＤ法によシ金属膜を成長
させる工程とシンターしてショットキー接合を形成する
工程と、金属のみを選択的にエツチング除去する工程と
を含むことを特徴とする半導体装置の製造方法。 - （３）−導電型の半導体基板表面に素子間分離用の厚い
酸化膜領域及びその下層にチャンネルストッパーとして
前記基板よυ高濃度の一導電型不純物添加領域を形成す
る工程と、前記基板表面にゲート絶縁膜用の薄い絶縁膜
を形成する工程と、該薄い絶縁膜上にゲート電極となる
多結晶シリコン膜を成長する工程と、該多結晶シリコン
膜上に厚い絶縁膜を成長する工程と、ゲート電極パター
ンを転写するホトリソグラフィ工程と、反応性イオンエ
ツチングによシ前記電極パターンに従って絶縁膜および
多結晶シリコンを整形する工程と、全面にＣＶＤ法によ
り絶縁膜を成長する工程と、反応性イオンエツチングに
よ多素子形成領域内で前記ゲート上面および側面を除い
て基板表面を露出させる工程と、該露出した基板領域の
みを選択的に等方性エツチングを施す工程と、半導体基
板を負極として電着を行い金属を半導体基板の露出領Ｑ
Ｋ選択的に形成する工程と、シンターしてショットキー
接合を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - （４） ゲート電極形成後の全面にＣＶＤ法により絶縁
膜を成長する工程が、熱酸化によシ酸化膜を形成する工
程である特許請求の範囲第（２）項又は第（３）項記載
の半導体装置の製造方法。 - （５） ゲート電極形成後の全面にＣＶＤ法により絶縁
膜を形成する工程が全面にＣＶＤ法により酸化膜又は窒
化膜を形成する工程である特許請求の範囲第（２）項又
は第（３）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8312684A JPS60226180A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8312684A JPS60226180A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60226180A true JPS60226180A (ja) | 1985-11-11 |
Family
ID=13793506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8312684A Pending JPS60226180A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226180A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446304A (en) * | 1991-09-30 | 1995-08-29 | Sony Corporation | Insulated-gate-type field effect transistor which has subgates that have different spacing from the substrate than the main gate |
| WO2022034121A1 (en) | 2020-08-11 | 2022-02-17 | Université De Strasbourg | H2 blockers targeting liver macrophages for the prevention and treatment of liver disease and cancer |
-
1984
- 1984-04-25 JP JP8312684A patent/JPS60226180A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446304A (en) * | 1991-09-30 | 1995-08-29 | Sony Corporation | Insulated-gate-type field effect transistor which has subgates that have different spacing from the substrate than the main gate |
| WO2022034121A1 (en) | 2020-08-11 | 2022-02-17 | Université De Strasbourg | H2 blockers targeting liver macrophages for the prevention and treatment of liver disease and cancer |
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