JPS6022541B2 - 平衡受信回路 - Google Patents
平衡受信回路Info
- Publication number
- JPS6022541B2 JPS6022541B2 JP52073427A JP7342777A JPS6022541B2 JP S6022541 B2 JPS6022541 B2 JP S6022541B2 JP 52073427 A JP52073427 A JP 52073427A JP 7342777 A JP7342777 A JP 7342777A JP S6022541 B2 JPS6022541 B2 JP S6022541B2
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- JP
- Japan
- Prior art keywords
- line
- signal
- balanced
- output
- input terminal
- Prior art date
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- Expired
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- Logic Circuits (AREA)
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Description
【発明の詳細な説明】
本発明は各々単独に電源投入切断が出来る複数台の例え
ば情報処理機器等が一つの信号転送線路で電気的に結合
された系に於ける信号の平衡受信回路に関する。
ば情報処理機器等が一つの信号転送線路で電気的に結合
された系に於ける信号の平衡受信回路に関する。
該一つの信号転送は例えばパーティラインと略称され、
機器間相互の結線を簡単化する方式としてコンピュータ
端末機器等の系の中に広く用いられている。
機器間相互の結線を簡単化する方式としてコンピュータ
端末機器等の系の中に広く用いられている。
パーティラインは不平衡型と平衡型に大別されるが、長
距離でもＳ／Ｎ比の高い撚線による平衡型が特に広く用
いられている。パーティラインには前述の如く複数台の
機器が接続されるので、２値論理を転送する場合でも３
状態の存在を考慮しなければならない。即ち論理“１”
、論理“０”、更にデータ転送されていない状態である
。データが転送されてない状態では、外部雑音等の影響
により、受信回路の出力に無意味な雑音性出力が発生し
、これを防止するためにパーティライン以外の線路（以
下第３の線路と略称）を用いてデータが転送されている
か否かの情報を送信側から受信側に転送し、雑音性信号
を除去あるいは無効とする手段が用いられる。本発明の
目的は、この第３の線路を全く必要とせず、非可逆なし
ベル変換回路を用いて、平衡線路間電位を検出し、雑音
性出力の発生を防止できる平衡受信回路を提供すること
にある。
距離でもＳ／Ｎ比の高い撚線による平衡型が特に広く用
いられている。パーティラインには前述の如く複数台の
機器が接続されるので、２値論理を転送する場合でも３
状態の存在を考慮しなければならない。即ち論理“１”
、論理“０”、更にデータ転送されていない状態である
。データが転送されてない状態では、外部雑音等の影響
により、受信回路の出力に無意味な雑音性出力が発生し
、これを防止するためにパーティライン以外の線路（以
下第３の線路と略称）を用いてデータが転送されている
か否かの情報を送信側から受信側に転送し、雑音性信号
を除去あるいは無効とする手段が用いられる。本発明の
目的は、この第３の線路を全く必要とせず、非可逆なし
ベル変換回路を用いて、平衡線路間電位を検出し、雑音
性出力の発生を防止できる平衡受信回路を提供すること
にある。
撚線により第１図に示す様な平衡線路（以下パーティラ
インと略する）を構成し、第１図の装置１，２，３より
パーティライン５，６を介して信号を装置４に運送する
場合、通常パーティライン５，６は装置１，２，３内に
実装されている平衡型出力回路（以下パーティラインド
ライバ回路と略する）７，８，９のいづれか一つに占有
されて使用される。
インと略する）を構成し、第１図の装置１，２，３より
パーティライン５，６を介して信号を装置４に運送する
場合、通常パーティライン５，６は装置１，２，３内に
実装されている平衡型出力回路（以下パーティラインド
ライバ回路と略する）７，８，９のいづれか一つに占有
されて使用される。
今、装置１から装置４に信号を転送する場合について説
明する。装置１内のパーティラインドライバ回路には転
送すべき信号が１１を介し入力され、かつその入力され
た信号をパーティライン５，６に出力させるか否かを制
御する出力許可信号が１２を介し入力され、パーティラ
イン５，６には１１を介し、入力された信号が平衡型信
号に変換され、出力される。一方、装置４内の平衡型受
信回路（以下パーティラインレシーバ回路と略する）１
川こは１４を介し受信許可信号が入力され１３を介し、
パーティライン５，６の平衡信号が２値論理に変換され
、出力される。第２図に従来のパーティラインレシーバ
回路の一例を、第３図に第２図に入力される信号波形を
示し、受信動作を更に詳細に説明する。第２図の蓋動増
幅回路２３と出力制御回路２４で構成される。今、２１
，２２の信号線を介し差動増幅回路２３にパーティライ
ン５，６の信号（そのレベルをＶａ，Ｖｂで示す）が入
力されると差動増幅回路２３は、Ｖａ， Ｖｂが自己の
動作保証範囲内であれば、その電位差を増幅し、２鷹論
理信号に変換して、出力制御回路２４に入力する。尚、
差動増幅回路は、入力差が、規定範囲内でなければ、動
作しないことは、周知の通りである。出力制御回路２４
は、１４を介して入力される受信許可信号（そのレベル
をＶｃで示す）により１３の信号線にレベルＶｄの信号
を出力する。第３図のＡで示される時点にパーティライ
ン５，６の信号が信号出力側の電源切断等により、電位
差がほとんどなくなり（データ転送のない状態）差動増
幅回路２４の動作保証範囲より電位差が４・さくなると
、差動増幅回路の出力はＢ以後に示す様な雑音性信号と
なる。
明する。装置１内のパーティラインドライバ回路には転
送すべき信号が１１を介し入力され、かつその入力され
た信号をパーティライン５，６に出力させるか否かを制
御する出力許可信号が１２を介し入力され、パーティラ
イン５，６には１１を介し、入力された信号が平衡型信
号に変換され、出力される。一方、装置４内の平衡型受
信回路（以下パーティラインレシーバ回路と略する）１
川こは１４を介し受信許可信号が入力され１３を介し、
パーティライン５，６の平衡信号が２値論理に変換され
、出力される。第２図に従来のパーティラインレシーバ
回路の一例を、第３図に第２図に入力される信号波形を
示し、受信動作を更に詳細に説明する。第２図の蓋動増
幅回路２３と出力制御回路２４で構成される。今、２１
，２２の信号線を介し差動増幅回路２３にパーティライ
ン５，６の信号（そのレベルをＶａ，Ｖｂで示す）が入
力されると差動増幅回路２３は、Ｖａ， Ｖｂが自己の
動作保証範囲内であれば、その電位差を増幅し、２鷹論
理信号に変換して、出力制御回路２４に入力する。尚、
差動増幅回路は、入力差が、規定範囲内でなければ、動
作しないことは、周知の通りである。出力制御回路２４
は、１４を介して入力される受信許可信号（そのレベル
をＶｃで示す）により１３の信号線にレベルＶｄの信号
を出力する。第３図のＡで示される時点にパーティライ
ン５，６の信号が信号出力側の電源切断等により、電位
差がほとんどなくなり（データ転送のない状態）差動増
幅回路２４の動作保証範囲より電位差が４・さくなると
、差動増幅回路の出力はＢ以後に示す様な雑音性信号と
なる。
第４図は本発明の一実施例であるパーティラインレシー
バ回路を示し、第２図の２２とパーティライン５，６の
片側の信号線６との間にレベル変換回路３０が挿入され
ている点が第２図と異る。
バ回路を示し、第２図の２２とパーティライン５，６の
片側の信号線６との間にレベル変換回路３０が挿入され
ている点が第２図と異る。
レベル変換回路３川ま、発光ダイオード○１，ＤＩの保
護抵抗Ｒ１，ＤＩにより制御されるフオトトランジスタ
ＴＲ１，ＴＲＩのコレク外こ電位を与えるための抵抗Ｒ
２，Ｒ３で礎成される。今、装置の電源が投入されると
十Ｖｑが与えられ、発光ダイオードＤＩには保護抵抗Ｒ
Ｉで規定される電流が流れ、フオトトランジスタＴＲＩ
を活性化する。信号線２１，２２に与えられるレベルＶ
ａ，Ｖｂはいずれも本例にあっては約０Ｖもしくは４０
０ｍＶのレベルをとる。従ってｍ２１，２２に各々約Ｏ
Ｖ、一４００ｍＶが与えられる場合｛２１２１，２２に
それぞれ−４００のＶ、約ＯＶが与えられる場合、‘３
’２１，２２にそれぞれＯＶ、ＯＶが与えられる場合の
３種類の場合が存在するが、レベル変換回路３０１ま上
記‘３’の場合において差動増幅回路２３の入力に、該
３０が雑音性信号を出力することのないレベルを与え得
ること、並びにｍ，‘２｝の場合に規定出力を与えるよ
うに動作する。すなわち、先ず‘３’の場合には、ＴＲ
ＩのコレクタはＲ２，Ｒ３の抵抗分割により、２３が雑
音性信号を出力しないレベル、本例では一２００肌Ｖに
設定される。
護抵抗Ｒ１，ＤＩにより制御されるフオトトランジスタ
ＴＲ１，ＴＲＩのコレク外こ電位を与えるための抵抗Ｒ
２，Ｒ３で礎成される。今、装置の電源が投入されると
十Ｖｑが与えられ、発光ダイオードＤＩには保護抵抗Ｒ
Ｉで規定される電流が流れ、フオトトランジスタＴＲＩ
を活性化する。信号線２１，２２に与えられるレベルＶ
ａ，Ｖｂはいずれも本例にあっては約０Ｖもしくは４０
０ｍＶのレベルをとる。従ってｍ２１，２２に各々約Ｏ
Ｖ、一４００ｍＶが与えられる場合｛２１２１，２２に
それぞれ−４００のＶ、約ＯＶが与えられる場合、‘３
’２１，２２にそれぞれＯＶ、ＯＶが与えられる場合の
３種類の場合が存在するが、レベル変換回路３０１ま上
記‘３’の場合において差動増幅回路２３の入力に、該
３０が雑音性信号を出力することのないレベルを与え得
ること、並びにｍ，‘２｝の場合に規定出力を与えるよ
うに動作する。すなわち、先ず‘３’の場合には、ＴＲ
ＩのコレクタはＲ２，Ｒ３の抵抗分割により、２３が雑
音性信号を出力しないレベル、本例では一２００肌Ｖに
設定される。
この状態に於いて２２は約ＷであるのでＴＲＩには２０
０のＶの逆バイアスが印放され、ＴＲＩを流れる電流は
なく、３１は一２００のＶに固定され、２３の出力は論
理‘‘１”に固定される。次に■の場合は、２２，３１
のレベルは前述の通りで２１のレベルは−４００のＶで
あるから、２３の出力は、論理“０”に固定される。
０のＶの逆バイアスが印放され、ＴＲＩを流れる電流は
なく、３１は一２００のＶに固定され、２３の出力は論
理‘‘１”に固定される。次に■の場合は、２２，３１
のレベルは前述の通りで２１のレベルは−４００のＶで
あるから、２３の出力は、論理“０”に固定される。
‘１’の場合は、２２に一４００のＶが与えられるので
、ＴＲＩは瓶バイアスが印加され、ＴＲＩのコレクタ電
流が流れるので、３１のレベルは、一４００のＶ十ＴＲ
Ｉのコレクタ電圧（本例では１００ｍＶ）に固定される
。
、ＴＲＩは瓶バイアスが印加され、ＴＲＩのコレクタ電
流が流れるので、３１のレベルは、一４００のＶ十ＴＲ
Ｉのコレクタ電圧（本例では１００ｍＶ）に固定される
。
即ち、３１のレベルは、本例では、一３００のＶになり
、２３の出力は論理“１”に固定される。以上を波形で
表示すれば、第５図の如くである。
、２３の出力は論理“１”に固定される。以上を波形で
表示すれば、第５図の如くである。
同図に於いてＶｓはＲ２，Ｒ３の抵抗分割による設定レ
ベル（本例では−２００ｍＶ）、Ｖｂ′は３１に与えら
れる信号波形、Ｖｃは受信許可信号Ｖｄは、２５の出力
波形を示す。
ベル（本例では−２００ｍＶ）、Ｖｂ′は３１に与えら
れる信号波形、Ｖｃは受信許可信号Ｖｄは、２５の出力
波形を示す。
第１図は平衡転送回路の一例を示す。
１，２，３・・・・・・パーティラインドライバ回路を
有する装置、４・・・・・・パーティラインレシーバ回
路を有する装置、５，６・・…・撚線からなるパーティ
ライン、７，８，９……パーテイラインドライバ回路、
１０・・・・・・ノぐ｝ティラィンレシーバ回路、１１
・…・・送信信号の入力線、１２…・・・送信許可信号
の入力線、１３・・・・・・出力線、１４・・・・・・
受信許可信号の入力線、ＲＴ…・・・パーティラインの
特性インピーダンスの１′２の終端用抵抗。 第２図は従来のパーティラインレシーバ回路例を示す。 ２１，２２…・・・平衡型信号の入力線、２３…・・・
差動増幅回路、２４・・・出力制御回路。第３図は第２
図の入出力信号波形例を示す。 第４図は本発明の一実施例を示す。３０・・…・レベル
変換回路、ＴＲＩ…・・・フオトトランジスタ、Ｄ１・
・・・・・発光ダイオード、十Ｖｃｃ・・・・・・装置
電源より供給される正電圧、一Ｖｃｃ・・・…装置電源
より供給される負電圧。 第５図は、第４図の入出力信号波形例を示す。 第１図第２図 第３図 第４図 第５図
有する装置、４・・・・・・パーティラインレシーバ回
路を有する装置、５，６・・…・撚線からなるパーティ
ライン、７，８，９……パーテイラインドライバ回路、
１０・・・・・・ノぐ｝ティラィンレシーバ回路、１１
・…・・送信信号の入力線、１２…・・・送信許可信号
の入力線、１３・・・・・・出力線、１４・・・・・・
受信許可信号の入力線、ＲＴ…・・・パーティラインの
特性インピーダンスの１′２の終端用抵抗。 第２図は従来のパーティラインレシーバ回路例を示す。 ２１，２２…・・・平衡型信号の入力線、２３…・・・
差動増幅回路、２４・・・出力制御回路。第３図は第２
図の入出力信号波形例を示す。 第４図は本発明の一実施例を示す。３０・・…・レベル
変換回路、ＴＲＩ…・・・フオトトランジスタ、Ｄ１・
・・・・・発光ダイオード、十Ｖｃｃ・・・・・・装置
電源より供給される正電圧、一Ｖｃｃ・・・…装置電源
より供給される負電圧。 第５図は、第４図の入出力信号波形例を示す。 第１図第２図 第３図 第４図 第５図
Claims (1)
- １ 第１および第２の線路を有する平衡線路を介して転
送される信号を受信する平衡受信回路において、第１の
入力端子および前記第２の線路に接続された第２の入力
端子を有する差動増巾手段と、受信動作時に光を発する
発光手段と、第１および第２の抵抗の直列接続からなり
接続点が前記第１の入力端子に接続され両端間に予め定
めた電圧が供給された電圧分割手段と、前記接続点に接
続されたコレクタ（またはエミツタ）電極と前記第１の
線路に接続されたエミツタ（またはコレクタ）電極と前
記発光手段からの光を受けるベース電極とを有するフオ
トトランジスタとを含み、信号の転送が行なわれていな
いときには前記フオトトランジスタを非導通常態にさせ
るとともに前記第１の入力端子に予め定めた電圧が与え
られるよう前記電圧分割手段の両端間の電圧を決定した
ことを特徴とする平衡受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52073427A JPS6022541B2 (ja) | 1977-06-20 | 1977-06-20 | 平衡受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52073427A JPS6022541B2 (ja) | 1977-06-20 | 1977-06-20 | 平衡受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS547828A JPS547828A (en) | 1979-01-20 |
| JPS6022541B2 true JPS6022541B2 (ja) | 1985-06-03 |
Family
ID=13517922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52073427A Expired JPS6022541B2 (ja) | 1977-06-20 | 1977-06-20 | 平衡受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022541B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0492088U (ja) * | 1990-12-21 | 1992-08-11 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58160326A (ja) * | 1982-03-18 | 1983-09-22 | Fujikura Rubber Ltd | ウレタン多孔体の製造方法 |
-
1977
- 1977-06-20 JP JP52073427A patent/JPS6022541B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0492088U (ja) * | 1990-12-21 | 1992-08-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS547828A (en) | 1979-01-20 |
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