JPS6022377A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、制御電極を有する半導体装置、特に制御電極
の間隙を流れる電流を制御電極に印加する電気信号によ
って制御する薄膜半導体装置の制御性能を向上させるた
めの構造に関する。

〔発明の目的〕

従来、半導体中に埋め込まれた制御電極の間隙を流れる
電流を制御電極に加えた電気信号によって制御する半導
体装置は何種類か提案されている。

第１図はその代表的な断面構造を示したものであシ、ソ
ース電極１から半導体２中に流れ込み、ドレイン電極３
から流出する電流を、半導体２中に埋めこまれたゲート
電極４によって制御するものである。この場合、ゲート
電極４０作用を効果的にするためにはソース電極１とド
レイン電極２０間隔ｔに比べて、ゲート電極４に形成さ
れた間隙の幅ｄが同程度以下であることが必要である。

このような装置を実現するためには、例えば、ドレイン
電極膜、半導体膜、ゲート電極膜、半導体装置ソース電
極膜を順次に形成してゆき、その途中でゲート電極膜に
細隙を形成するというような方法がとられる。ゲート電
極膜に細隙を形成してゲート電極４とするだめの加工は
、通常フォトリングラフィ、電子線リソグラフィなどの
微細加工技術が用いられる。このようなりソグラフイ技
術の精度は５００　ｎｍ−１μｍが現状では限界であり
、これよシも高精度の加工を実現するためにはＸ線リソ
グラフィなどの高度の加工技術を用いなくてはならない
。これに対し、半導体膜や電極膜を形成する精度は分子
線エピタキシー技術などの利用により〜ｌｎｍ程度ある
いはそれ以下の制御も可能になっている。したがって半
導体装置を高速で動作させるためにソース電極１とドレ
イン電極３との間隔ｔをＩＱｎｍ程度にまで短縮するこ
とは可能であるが、ゲート電極４の細隙ｄを十分狭くす
ることができないために、ゲート電極４の電流制御、効
果を発揮できず、実用的な半導体装置とはなり得ない欠
点があった。

〔発明の目的〕

本発明の目的は、上記の欠点をなくし、ソース電極１と
ドレイン電極３との間隔ｔをゲート電極４の細隙の幅ｄ
にくらべて、はるかに小さくしても十分な制御効果が得
られ、したがって高度のリングラフィ技術を用いること
なく、きわめて高速の動作が可能な半導体装置を提供す
ることにある。

〔発明の概要〕

第２図に本発明の原理を示す。上記目的を達成するため
、本発明においてはノース電極１とドレイン電極３との
中間の半導体２中で、ゲート電極４に近接した位置に、
電流の方向とほぼ垂直に伸延する高導電率の薄層５を形
成し、ソース・ドレイン間の電流の大部分がこの薄層を
透過するようにすることを骨子とする。この薄層５はゲ
ート電極４と電気的に接続されていてもよいが、本発明
の目的を達成するためには、必らずしもこの薄層がゲー
ト電極と電気的に接続されていることを必要としない。

ソース電極１とドレイン電極３とは通常ｋｌ、Ｍｏ、Ｗ
、Ｎｉなどの金属で形成されるがこれらの電極と半導体
母体２とはオーミック接触をするために、電極と半導体
との界面は高度にドープされたｎ０層あるいは２１層で
あることが望ましい。本発明においてはこれらの高導電
層をもソースあるいはドレイン電極の一部とみなす。

また、金属と半導体との界面は金属と半導体との反応に
よって、半導体がシリコンである場合には金属シリサイ
ド等の高導電率の物質が形成されているのが通例である
。したがって、ソース電極１とドレイン電極３は必ずし
も金属である必要はなく、高導電率の非金属物質あるい
はこれらと金属との複合膜であっても本発明の要件を満
すことはいうまでもない。

半導体２の中は電子または正孔ができる限り高速で走行
することが望ましい。したがってこの半導体中には不純
物散乱によってキャリア移動度を低下させるよう力不純
物ができるだけ少ないことが望ましい。それゆえ半導体
２はドナーやアクセプタとなる不純物をほとんど含まな
い真性半導体であるか、あるいはこれらの不純物をわず
かに含んだ真性に近いｎ型またはｐ型半導体であること
が望ましい。そのためソース・ドレイン間の電流は、主
としてソース電極１あるいはドレイン電極３から半導体
２中に注入された過剰キャリアによって運ばれることに
なる。

ゲート電極４はソース電極１とドレイン電極３との中間
に位置し、そこに形成された細隙を流れとの間に流れる
電流の大部分が、ゲート電極４に流れこむことなく、ゲ
ート電極４に形成された細隙を通過して流れることが必
要であるということである。そのためにはゲート１４を
極４と半導体２との間に形成される接合あるいはショッ
トキー障壁を逆バイアスするようにゲート電圧を設定し
てこの装置を動作させ、ゲート電極４に半導体２がらキ
ャリアが流入したシ、あるいは逆にゲート電極４から半
導体２ヘキヤリアが流出したシすることを防ぐことが必
要であるが、より確実には、ゲート電極４を絶縁物など
の高抵抗物質ではさみゲート電極４とソース電極１、あ
るいはゲート電極４とドレイン電極３との間に、直接に
電流が流れることを極力防止する方法が有効である。

また、本発明の構造の素子において疋較的大電流を流し
たい場合には一対のソース・ドレイン電極に対して、複
数の細隙を有するゲート電極を用いることもできる。

本発明で導入された、導電層５もやはり、他の電極と同
じく、金属膜あるいは高導電率の非金属物質またはこれ
らの複合体のいずれによって形成されてもよいが、ソー
ス・ドレイン間の電流の大部分がこの層５を通過できる
程度に薄いことが必要である。この層５の役割は、層５
内の電位差を減少させ、ゲート電極４の電位を実効的に
ゲート電極に形成された細隙の中央部付近にまで伝達す
るものであシ、この層５とゲート電極４とが電気的に接
続されていればこの効果は大であるが、しかし必ずしも
接続されなくても有効である。従来、実用化されている
かあるいは提案されている、ノ（イボーラトランジスタ
あるいはメタルペーストランジスタのペース領域は本発
明の導電薄層５と類似の効果をもっており、ペース領域
内での電位差を減少させる作用を有する。

第３図（ａ）はｎｐｎ型のバイポーラトランジスタ、（
ｂ）はメタルペーストランジスタのそれぞれ断面構造で
ある。バイポーラトランジスタにおいて６はエミッタ電
極、７，９はｎ層、８はｐ型ベース層、１０はコレクタ
電極である。また、メタルペーストランジスタにおいて
１１はエミッタ電極、１２゜１４はｎ型半導体層、１３
は金属ペース層、１５はコレクタ電極である。しかしな
がらこれらのトランジスタにおいては、本発明の半導体
装置とは異なシ、高周波特性を向上させるためにペース
８あるいは１３の幅を減少させる、つまりベース層を薄
くするとペース抵抗が増大し、エミッタ・ペース間の容
量の充電時間が長くなシ、高周波特性が逆に劣化すると
いう問題があった。本発明のトランジスタは、これらの
従来型トランジスタとは異った動作原理によるものであ
り本質的には電界効果トランジスタであって、高周波特
性をきめるものはゲート電極４の直列抵抗と、ソース・
ゲート間容量とできまる時定数である。したがって、ゲ
ート電極の直列抵抗を減少させるなどの方法でこの時定
数を減少させることによって高周波特性を向上させるこ
とが可能である。高周波特性におよぼす導電層５の役割
は、バイポーラトランジスタやメタルペーストランジス
タのペース８あるいは１３の役割とは異なっており、こ
のことはもしもこの導電層５がなかった場合つまシ導電
層５の比抵抗がその周囲の真性半導体層２と同程度にな
った場合には第２図のトランジスタは第１図に示した従
来の埋め込みゲート型トランジスタと同じものになるこ
とから明らかである。これに対し、ペース領域８あるい
は１３をなくした＜、４ポーラトランジスタあるいはメ
タルペーストランジスタは、もはや半導体能動素子とし
ての機能を有しないことも明らかである。

導電層５の存在が意味をもつ周波数帯域の上限は、この
層の誘電緩和時間できまる時定数で決定される。したが
って、導電層５の厚みには関係なく、この層の誘電率と
導電率のみで動作周波数の上限がきまることになる。こ
のことも、バイポーラトランジスタやメタルペーストラ
ンジスタとの大きな違いであり、導電層５の厚みはこの
素子の動作帯域とは無関係に選ぶことができる。導電層
５の中でキャリアの散乱が起るとソース・ドレイン間の
実効的なキャリア走行時間が長くなるので、導電層５の
厚みはキャリアの平均自由行程よりも短く選んだ方が高
速動作のためには好都合である。

以上の説明のように、導電層５は半導体２の中における
等電位面を形成するものであって、ゲート電極４の電位
変化を半導体２中に有効に伝達する働きを有するが、前
述したように、この層５とゲート電極とは必らずしも電
気的に接続されていなくても、単に近傍に存在するだけ
で有効な効果を示す。また導電層５は、単一の層である
必要はなく、複数個の独立な層から成るものであっても
よい。

本発明において用いられる半導体２はシリコン、ゲルマ
ニウムのイ也、Ｇ　ａＡ　ＳＩ　Ｇ　ａ　ｘＡｔ＋　−
ｘ　ＡＳ＊ｏａｐ、　ＩｎＰなどのｎｔ−ｖ族半導体、
ＣｄＳ、　ＣｄＳｅ。

ｚｎ’ｒｅなどの■−■族半導体のいずれでもよく、ま
た、これらの半導体の単結晶のみならず、多結晶やアモ
ルファス状態であってもよい。電極部および界面の高濃
度ドープ部を除いた半導体の厚みすなわちソース・ドレ
イン間隔は１０ｎｍ〜１０μｍ程度が望ましく、導電層
５の厚みはｌｎｍ−１μｍであることが望ましい。ゲー
ト電極４の細隙の幅は本来はソース・ドレイン間隔と同
程度であることが望ましいが、導電層５の存在によって
、第４図に示すようにソース・ドレイン間隔の１００倍
程度までは制御効果が認められる。したがって、ゲート
電極４の細隙の幅はソース・ドレイン間隔の１倍〜１０
０倍であることが望ましい。ゲート電極４は、導電層５
よりも低い抵抗を有し、厚みはｌｎｍ−１０μｍであっ
て通常は導電層５よジも大なる厚みを有する。

〔発明の実施例〕

以下に本発明を実施例を用いて説明する。

実施例１ 第５図のように、半絶縁性Ｑ　ａ　Ａ　８基板１６上に
８をドープしたキャリア濃度１０”ｃｒｎ−３のｎ”−
ＧａＡＳ層１７全１７ｍ、キャリア濃度１０１６ｃｍ−
３のｎ−Ｑ　ａ　Ａ　８層１８を０．３μｍ形成する。

その上にｎ−Ｇ　ａＡｓとショットキー接合を形成する
ような金属、たとえばＷ合金のストライプ状電極１９を
リソグラフィ技術を用いて形成する。電極の厚みは０．
２μｍ、ストライプの間隔は１μｍである。その後この
ストライプ状電極１９を包むようにＺｎをドープしたキ
ャリア濃度１０１８国−３の１）”−ＧａＡＳ層２０全
２０１８ｍ１キヤリア濃度１０”ｃｒｎ−”のｎ−Ｇａ
Ａｓ層２１を０．３μｍ、キャリア濃度１０”ｃｒｎ−
”のｎ”−ＧａＡＳ　層２２　ヲ０．２　ｔｔ　ｍ形成
Ｌ、最上部にＡｕ　Ｑｅ金合金オーミック電極２３を形
成する。ストライプ状電極１９とＰ”−ＧａＡＳ層２ｏ
は電気的に接続されている。ＧａＡｓ各層の成長は、相
互の不純物の熱拡散を防ぐため、基板温度６００Ｃ前後
の比較的低い温度で分子線エピタキシー法によ多形成す
る。このような構造の素子はｎｏ−Ｑ　ａ　Ａ　８層１
７をドレイン、ｎ”−ＧａＡｓ　層２２をソース、スト
ライブ状電極１９をゲートとした縦構造の電界効果トラ
ンジスタとして動作する。この場合ソース・ドレイン間
隔はｎ−ＧａＡｓ層１８、ｐ”−ＧａＡｓ層２０　、　
ｎ−Ｇａ−Ａｓ層２１の厚みの和である０゜７μｍであ
る。Ｉ）”−ＧａＡＳ層２ｏはバイポーラトランジスタ
のベースとは異シ、ストライプ状ゲート電極１９の電位
をキャリアの走行するチャンネル領域に効果的に伝える
働きをする。

実施例２ 第６図のようにキャリア濃度１０１８ｃｍ−３の。◆−
８ｉ基板２４上にキャリア濃度１０”ｃｍ−３Ｑ）　ｎ
−８ｉ層２５を０．３μｍの厚みに形成する。（１−８
ｉ層２５の表面をプラズマ酸化などの方法によって酸化
し１絶縁性のＳ　１０ｘ膜２６を形成する。更にその上
に金属膜２７を形成し、５ｔｏ２膜２６および金属膜２
７をリングラフィによってストライプ状に加工する。ス
トライプの間隙は１．５μｍであるこのストライプ電極
２７を包むようにキャリア濃度１０２０ｃｍ−”のｐ４
″−Ｂｉ層２８を０．１μｍの厚さに形成する。その上
にキャリア濃度１０”ｃｒｎ−３のｎ　−８ｉ層２９を
０．３μｍ１更にその上にキャリア濃度１０”ｃｒｎ”
のｎ”−８ｉ層３０を０．１８ｍ１金属電極層３１を形
成する。この素子においてｎ　＋　−８五層３０はソー
ス、ｎｏ−８ｉ基板２４はドレイン、金属膜２７はゲー
トとなる。ソース・ドレイン間隔は０．７μｍである。

ゲート電極２７に接触している高導電性のｐ　＋　Ｓ　
を層２８はゲート電位をキャリア走行領域に効果的に伝
える働きをする。

実施例３ 第７図のように石英基板３２上に気相反応法によりｎ＋
多多結晶シリコ模膜３３０．５μｍの厚みに形成する。

その上に非ドープの多結晶シリコン膜３４を０．３μｍ
の厚みに形成した後、０．１μｍのＡ４０３膜３５．０
．１μｍのＡｔ膜３６．０．１μｍのＡ　１２０３膜３
７の三層構造を作り、リングラフィによってこの三層を
ストライプ状に加工する。ストライプの間隙は２μｍで
ある。

このストライプを包むように２０ｎｍの厚みのｓｂ膜３
８を形成し、その上に非ドープの多結晶シリコン膜３９
を０．３μｍ１ｎ”多結晶シリコン膜４０を０．１μｍ
１Ａｔ電極４１を順次に重ねて形成する。この素子のソ
ース・ドレイン間隔は０．６μｍであり、Ｓｂ膜３８は
必ずしもゲート電極３６と接触していないが、Ｓｂはシ
リコン中でドナーとして働き、高伝導度の薄層を形成す
るので、ゲート電極３６の電位が効果的に電流の通路に
伝達されることになる。

〔発明の効果〕

以上の実施例で明らかなように本発明は細隙を持った制
御電極を有する縦構造の薄膜半導体装置のソース・ドレ
イン間隔を狭くしても相互コンダクタンスが低下しない
点において極めて有用であシ、高速半導体装置に適用し
て大なる効果の得られるものである。

なお、実施例においては単数の制御電極と高伝導薄膜を
示したが、真空管の４極管、５極管と同じく、複数の制
御電極とそれに対応する高伝導薄層を用いることができ
ることはいうまでもない。

【図面の簡単な説明】

第１図は、制御電極を半導体中に埋め込んだ従来構造の
半導体装置、第２図は、本発明の原理図、第３図は、従
来の半導体装置の断面図、第４図は、本発明の効果を示
す図、第５図〜第７図は、それぞれ本発明の実施例を示
す図である。 １・・・ソース電極、２・・・ソース電極とドレイン電
極との中間の半導体、３・・・ドレイン電極、４・・・
ゲート電極、５・・・薄層。 特許出願人　工業技術院長　用田裕部 、ＭＩＩＢ。 □ 第　４　図

Claims (1)

1. 【特許請求の範囲】 １、半導体中の電流を制御するための単数あるいは複数
   の薄膜制御電極に形成された細隙を埋めている半導体中
   で、薄膜電極面にほぼ垂直外方向に流れる電流の大きさ
   を、制御電極に印加する電気信号によって制御する薄膜
   半導体装置において、電流の方向とほぼ垂直な方向に伸
   延する電気伝導率の高い単数または複数の薄層を有し、
   電流の大部分がこの薄層を透過して流れることを特徴と
   する薄膜半導体装置。 ２、対向する一対の電極（ソースおよびドレイン）の中
   間部に複数の細隙から成る電流通路を有する制御電極（
   ゲート）を有することを特徴とする特許請求の範囲第１
   項記載の薄膜半導体装置。 ３、ソース・ドレイン間隔の１〜１００倍の幅の細隙を
   有する単数あるいは複数の高導電率薄膜制御電極を有す
   ることを特徴とする特許請求の範囲第１項記載の薄膜半
   導体装置。