JPS60223136A - 半導体装置 - Google Patents

半導体装置

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JPS60223136A
JPS60223136A JP7846684A JP7846684A JPS60223136A JP S60223136 A JPS60223136 A JP S60223136A JP 7846684 A JP7846684 A JP 7846684A JP 7846684 A JP7846684 A JP 7846684A JP S60223136 A JPS60223136 A JP S60223136A
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adhesive
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Kazuo Ito
一夫 伊藤
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特に熱抵抗を低減したパッ
ケージング技術に関する。
〔背景技術〕
半導体装置において、マルチチップ化し、実装密度が高
くなるＫつれその放熱構造が大きな問題となっている。
この対応策として一般に行われているのは、セラミック
パッケージに放熱フィンを取付けることである（たとえ
ば特開昭５４−６１４７２号公報、同５３−８９６６４
号公報など）。
−万、放熱構造として第１図に示すようなものが考えら
れる。この放熱構造は、セラミック基板１に取付けられ
たＭＯ製の円板２上ＫＡｕメツキ（Ａｕ−８ｉ共晶）３
により、シリコン単結晶基板よりなる半導体チップ４を
搭載し、前記円板２下部にＣｕ製の放熱スタッド５を取
付し、さらに、前記円板２下部にＡＪ製の放熱フィン６
を金属環のリング７によりかしめ取付けし、半導体チッ
プ４と、セラミック基板１上に低融点ガラス８により固
着されたリードフレーム９とをボンディングワイヤ１０
により電気的に接続し、半導体チップ４を、低融点ガラ
ス１１を封止部に塗布したセラミック製キャップ１２に
より封止して成る。すなわち、この熱抵抗を低減したパ
ッケージは半導体チップ（ペレット）４を金属製の円板
２上にマウントし、この金属板と放熱フィン６とを接続
することに工り熱抵抗を低減している。この方式だと、
本発明者の検討によれは、第１図に示すように、中間金
属（Ｃｕスタッド５．金属製リング７）が必要となる等
多くの金部材料を要し、又構造的にも複雑となるという
欠点があった。
し発明の目的〕 本発明は半導体装置の、熱抵抗の低減および構造の簡略
化と組立プロセスの簡略化を図った半導体装量を提供す
ることを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、放熱フィン上にシリコーンゴム系接着剤を塗
布し、半導体チップンこの接着剤上にマウントし、同時
に、この接着剤を介してリードフレームＹ放熱フィン上
に取付け、ベーク炉などで那熱して前記接着剤を硬化さ
せるもので、接着剤の硬化層について半導体素子を搭載
するベース的役目を果たさせ、かつ、半導体チップのグ
イボンディング（ペレット付）、リードフレームの取付
、放熱フィンの取付が同時に行われ、組立プロセスの簡
略化、構造の簡略化が図られるばかりでな（、前記接着
剤よりなる硬化層は、熱伝導率が高く、かつ、熱膨張係
数等が半導体チップを構成するシリコーン単結晶基板の
特性と一致するので、半導体チップから発生した熱をこ
の硬化ｒ＠ヲ介して放熱フィンから容易に拡散すること
ができ、熱抵抗を極めて有効に低減できる。
〔実施例〕
矢に、本発明の実施例を第２図及び第３図に基づいて説
明する〇 第２図は本発明半導体装置の一例を示す断面図、第３図
は同平面図で、第２図は第３図［−１線に沿う断面を示
″１−０これら図に示した半導体装置°について、その
製法の一例とともに説明するに、熱抵抗を低減するため
の金属製の放熱フィン１３上に、シリコーンゴム系接着
剤１４を塗布する。
放熱フィン１３は、フラットな上面を有する立方体状の
本体部１５とその下部から突出したフィン部１６とから
成り、当該本体部１５のフラットな上面の全体にシリコ
ーンゴム系接着剤１４を適当な厚味で塗布する。さらＫ
、該接着剤１４の上面に、半導体チップを搭載し、又、
リードフレームを取付は得るように、同様のシリコーン
ゴム系接着剤Ｉ７を塗布し、この接着剤Ｊ７により、前
記接着剤層１４上に、半導体チップ１８をダイボンディ
ングし、さらに、複数に配列されたリードフレーム１９
の先端部を固着する。次いでこれをベーク炉中に通し、
例えば１５０〜２００℃の温度条件下、３０分間ベータ
を行う。ベーク後、半導体チップ１８のパッド（図示せ
ず）とコネクタワイヤ２０の一端部を、周知の超音波ボ
ンディング法などによりボンディングし、コネクタワイ
ヤ２０の他端部を同様にしてリードフレーム１９のパッ
ド（図示せず）とボンディングして、半導体チップ１８
とリードフレーム１９とを電気的、物理的に接続し、半
導体チップ１８内の内部配線をリードフレーム１９を介
してパッケージ外部に導出する。次いでリードフレーム
１９上に、前記と同様のシリコーンゴム系接着剤２１ｖ
ｔ塗布したキャップ２２を取付け、例えば１５０℃Ｘ３
０分で該接着剤を溶着させて封止を行う。次いでリード
フレーム１９の半田付けを行う。
上記で使用されるシリコーンゴム系接着剤には例えば信
越化学工業（株）社１ＫＪＲ９０１０（商品名）がある
。半導体チップ１８は、例えばシリコン単結晶基板から
成り、本発明では、このチップ１８は上記シリコーン系
の接着剤硬イ′ヒ層１７上にフラットされているので、
両者の特性上のアンマツチングな小さくすることができ
る〇 半導体チップ】８は、周知の技術によって、このチップ
内には多数の回路素子が形成され、１つの回路機能を与
えている。回路素子は、例えば０ＭＯ８から成り、これ
らの回路素子によって、例えば論理回路やメモリ回路の
回路機能が形成されている。リードフレーム１９は、例
工ばコバール合金（鉄、ニッケル、コバルト）Ｊ：り構
成される。
コネクタワイヤ２０は、例えばアルミニウム細線により
構成される。キャップ２２は、シリコーン樹脂など接着
剤１４．１７及び２１に使用されるものと同様にシリコ
ーン糸の基材から構成されていることが好ましい。
し効果］ （１１半導体チップがマウントされているベースはシリ
コーンゴム系接着剤よりなり、この接着剤は熱伝導率が
高く、半導体チップから発生した熱を放熱フィンを介し
て外部に容易に逃がすことができ、又、シリコン基板よ
り成る半導体チップとは材料としてＳｉである点共通し
、通常セラミックや金属製のベースと半導体チップとの
間でみもれる特性上のアンマツチングが防止され、両者
は、熱膨張係数が近く、熱ひすみ、熱応力などが小さい
という利点がある。
（２）シリコーンゴム糸接着剤を使用するので、放熱フ
ィン上に直接半導体チップを実装することができ、この
半導体チップのベレット付、及びリードフレームの取付
が同時に簡単に容易に行なえ、かつ、半導体パッケージ
全体からみても放熱フィンがパッケージに同時取付は可
能であるといえる。
したがって本発明によれは、放熱フィンＶＣ直接Ｓｉベ
レットをマウントするのに好適なパッケージング技術を
提供することができるばかりでなく、構造的にもプロセ
ス的にも簡略化され、パッケージのコストダウン、組立
工程のコストダウンを実現できる。
（３）高価な金属の使用を必要最小限におさえることが
でき、この面からもコストダウンを図ることができる。
（４１ヘースのみならす、キャップやこれの封止材にも
Ｓｉ系の基材を使用することにより、同一材料でパッケ
ージが形成でき、特性上優れた半導体装置とすることが
できる。
（５）本発明は、高集積、高消費電力でその熱設計が特
に問題となるものについて著効を示す。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例では、ベースなどについてシリコー
ンゴム系接着剤！使用して半導体パッケージを構成する
例について説明したが、シリコーンレシンや、半導体な
どのパッケージに使用されているよウナシリコーンモー
ルディングコンパウンドなどのシリコーン系の基材ン使
用することもできる。又、前記実施例ではシリコーンゴ
ム糸接着剤を放熱フィン上に二回塗布する例を示したが
、放熱フィン上に該接着剤を一回塗布し、ベレット付や
フレーム付を行ってもよい。さらに、前記実施例ではリ
ードを四方向に配列した例を示したが、二方向に配列し
てあってもよい。さらに、本発明では半導体装置のキャ
ビティ内に実施例で例示した接着剤を充填してもよい。
〔利用分野〕
以上の説明では王として本発明者によってなされた発明
を四方向にリードフレームを配列した場合について説明
したが、それに限定されるものではなく、二方向などに
配列してもよく、又、放熱フィン以外の他の放熱体を使
用してもよく、さらに、その他の半導体装置全般に適用
することもできる。
【図面の簡単な説明】
第１図は従来例を示す断面図、 第２図は本発明の実施例を示す第３図１−１線に沿う断
面図、 第３図は同平面図である。

Claims (1)

  1. 【特許請求の範囲】 １、放熱フィン上のシリコン系基材より成る層上に、シ
    リコン基板より成る半導体チップを搭載し、該チップと
    前記層に取付けられたリードフレームとを電気的に接続
    して成る半導体装置。 ２、特許請求の範囲ｇｉ項記載の半導体装置において、
    放熱フィン上にシリコーンゴム系接着剤を塗布し、該接
    着剤に、シリコン基板より成る半導体チップとリードフ
    レームとｔ取付し、該チップとリードフレームとをボン
    ディングワイヤにより電気的に接続した後に、前記接着
    剤を硬化させてシリコン系基材より成る層を形成して成
    る特許請求の範囲第１項記載の半導体装置。
JP7846684A 1984-04-20 1984-04-20 半導体装置 Pending JPS60223136A (ja)

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JP7846684A JPS60223136A (ja) 1984-04-20 1984-04-20 半導体装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731632A (en) * 1995-05-16 1998-03-24 Kabushiki Kaisha Toshiba Semiconductor device having a plastic package
US5891759A (en) * 1993-12-16 1999-04-06 Seiko Epson Corporation Method of making a multiple heat sink resin sealing type semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891759A (en) * 1993-12-16 1999-04-06 Seiko Epson Corporation Method of making a multiple heat sink resin sealing type semiconductor device
US5731632A (en) * 1995-05-16 1998-03-24 Kabushiki Kaisha Toshiba Semiconductor device having a plastic package

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