JPS6021629A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6021629A JPS6021629A JP13000483A JP13000483A JPS6021629A JP S6021629 A JPS6021629 A JP S6021629A JP 13000483 A JP13000483 A JP 13000483A JP 13000483 A JP13000483 A JP 13000483A JP S6021629 A JPS6021629 A JP S6021629A
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- Japan
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- whose
- mis
- transistor
- terminal
- output terminal
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は相補形ＭＩＳトランジスタを用いた論理回路
に関するものである。
に関するものである。
第１図は一般的な排他的論理回路を示す図である。同図
において、（１）は入力信号Ａが入力する入力端子、（
２）は入力信号Ｂが入力する入力端子、（３）はノアゲ
ー）、（４１はアンドゲート、（５）はノアゲート、（
６１は出力信号Ｃを出力する出力端子である。
において、（１）は入力信号Ａが入力する入力端子、（
２）は入力信号Ｂが入力する入力端子、（３）はノアゲ
ー）、（４１はアンドゲート、（５）はノアゲート、（
６１は出力信号Ｃを出力する出力端子である。
次に、上記構成による排他的論理回路のｇ（＃作につい
て説明する。まず、入力信号ＡおよびＢが、Ａ＝Ｂ−”
０”であるとき、ノアゲート（３）の出力は”１”とな
る。したがって、出力端子（６）は７０”となる。次に
、入力信号ＡおよびＢが、Ａ＝１３−”１″であるとき
、アンドゲート（４１の出力は１″となシ、出力端子（
６）の出力は０”になる。また、入力信号ＡおよびＢが
、それ以外の場合には出力端子（６）は“１”となる。
て説明する。まず、入力信号ＡおよびＢが、Ａ＝Ｂ−”
０”であるとき、ノアゲート（３）の出力は”１”とな
る。したがって、出力端子（６）は７０”となる。次に
、入力信号ＡおよびＢが、Ａ＝１３−”１″であるとき
、アンドゲート（４１の出力は１″となシ、出力端子（
６）の出力は０”になる。また、入力信号ＡおよびＢが
、それ以外の場合には出力端子（６）は“１”となる。
第２図は相補形ＭＩＳトランジスタを使用して構成した
排他的論理回路を示す回路図である。、同図において、
（７ａ）および（７ｂ）は電源電圧ＶＤＤが印加する正
電源端子、（８ａ）および（８ｂ）は電源電圧Ｖｓｓが
印加する負電源端子、’（９ａ）〜（９ｅ）はＰチャネ
ルのＭ工Ｓトランジスタ、（１０ａ） 〜（１０ｅ）は
ＮチャネルのＭＩＤ）ランジスタである。
排他的論理回路を示す回路図である。、同図において、
（７ａ）および（７ｂ）は電源電圧ＶＤＤが印加する正
電源端子、（８ａ）および（８ｂ）は電源電圧Ｖｓｓが
印加する負電源端子、’（９ａ）〜（９ｅ）はＰチャネ
ルのＭ工Ｓトランジスタ、（１０ａ） 〜（１０ｅ）は
ＮチャネルのＭＩＤ）ランジスタである。
なお、上記ＭＩＳ）ランジスタ（９ａ） 、 （９ｂ）
、 （１０ａ）および（１０ｂ）により、前記ノアゲ
ート（３）を構成し、上記ＭＩＳ ）ランジスタ（９Ｃ
） 、（９ｄ） 、 （９ｅ） 、 （１０ｃ） 。
、 （１０ａ）および（１０ｂ）により、前記ノアゲ
ート（３）を構成し、上記ＭＩＳ ）ランジスタ（９Ｃ
） 、（９ｄ） 、 （９ｅ） 、 （１０ｃ） 。
（１０ｄ）および（１０ｅ）により、前記アンドゲート
（４）およびノアゲート（５）を構成する。また、入力
信号Ａおよび入力信号Ｂ、出力信号Ｃによる真理値表を
第３図に示す。
（４）およびノアゲート（５）を構成する。また、入力
信号Ａおよび入力信号Ｂ、出力信号Ｃによる真理値表を
第３図に示す。
なお、第２図の排他的論理回路の動作については第１図
と同様であることはもちろんである。
と同様であることはもちろんである。
しかしながら、従来の論理回路では１個の排他的論理回
路を構成するためには１０個のＭＩＳトランジスタを必
要とする。このため、例えば全加算回路を構成するため
には排他的論理回路だけで、ＭＩＤ）ランジスタを２０
個も必要となり、集積回路を用いて構成する場合、パタ
ーン面積が大きくなる欠点があった。
路を構成するためには１０個のＭＩＳトランジスタを必
要とする。このため、例えば全加算回路を構成するため
には排他的論理回路だけで、ＭＩＤ）ランジスタを２０
個も必要となり、集積回路を用いて構成する場合、パタ
ーン面積が大きくなる欠点があった。
したがって、この発明の目的は排他的論理回路を構成す
るのに必要なＭＩＳトランジスタの数を減少することが
でき、その結果、集積回路におけるパターン面積を小さ
くすることができる論理回路を提供するものである。
るのに必要なＭＩＳトランジスタの数を減少することが
でき、その結果、集積回路におけるパターン面積を小さ
くすることができる論理回路を提供するものである。
このような目的を達成するため、この発明はゲートが第
１入力端子に接続され、ソースが第２入力端子に接続さ
れ、ドレインが反転出方端子に接続されるＮチャネルの
第１のＭＩＳ１−ランジスタ、ゲートが第２入力端子に
接続され、ソースが第１入力端子に接続され、ドレイン
が反転出力端子に接続されるＮチャネルの第２のＭ工Ｓ
トランジスタと、ゲートが第２入力端子に接続され、ソ
ースが正電源端子に接続されるＰチャネルの第３のＭＩ
Ｓ）ランジスタと、ゲートが第１人力端子に接続され、
ソースが前記第３のＭＩＳ）ランジスタのドレインに接
続され、ドレインが反転出力端子に接続されるＰチャネ
ルの第４のＭＩＳ）ランジスタと、ソースが正電源端子
に接続され、ゲートが出力端子に接続され、ドレインが
反転出力端子に接続されるＰチャネルの第５のＭＩＳ
トランジスタと、入力端子が第５０Ｍｌ５トランジスタ
のドレインに接続され、出力端子がそのゲートに接続さ
れるインバータとから構成されるものであシ、以下実施
例を用いて詳細に説明する。
１入力端子に接続され、ソースが第２入力端子に接続さ
れ、ドレインが反転出方端子に接続されるＮチャネルの
第１のＭＩＳ１−ランジスタ、ゲートが第２入力端子に
接続され、ソースが第１入力端子に接続され、ドレイン
が反転出力端子に接続されるＮチャネルの第２のＭ工Ｓ
トランジスタと、ゲートが第２入力端子に接続され、ソ
ースが正電源端子に接続されるＰチャネルの第３のＭＩ
Ｓ）ランジスタと、ゲートが第１人力端子に接続され、
ソースが前記第３のＭＩＳ）ランジスタのドレインに接
続され、ドレインが反転出力端子に接続されるＰチャネ
ルの第４のＭＩＳ）ランジスタと、ソースが正電源端子
に接続され、ゲートが出力端子に接続され、ドレインが
反転出力端子に接続されるＰチャネルの第５のＭＩＳ
トランジスタと、入力端子が第５０Ｍｌ５トランジスタ
のドレインに接続され、出力端子がそのゲートに接続さ
れるインバータとから構成されるものであシ、以下実施
例を用いて詳細に説明する。
第４図はこの発明に係る論理回路の一実施例を示す回路
図である。同図において、ａυは入力信号Ｘが入力する
第１入力端子％’ （１２１は入力信号Ｙが入力する第
２入力端子、Ｑ３１およびａ４はＮチャネルのＭＩＳ）
う／ジスタ、ａｓ、囮および（ＩηはＰチャネルのＭＩ
Ｓトランジスタ、時はインバータ、 ｔｔＳは出力信号
２が出力する出力端子、Ｑυは反転出力信号Ｚが出力す
る反転出力端子である。
図である。同図において、ａυは入力信号Ｘが入力する
第１入力端子％’ （１２１は入力信号Ｙが入力する第
２入力端子、Ｑ３１およびａ４はＮチャネルのＭＩＳ）
う／ジスタ、ａｓ、囮および（ＩηはＰチャネルのＭＩ
Ｓトランジスタ、時はインバータ、 ｔｔＳは出力信号
２が出力する出力端子、Ｑυは反転出力信号Ｚが出力す
る反転出力端子である。
なお、ＭＩＳ ）ランジスタ（１３１はソースが第２入
力端子０２＋に接続され、ゲートが第１入力端子←υに
接続され、ドレインが反転出力端子＋２ｆ）に接続され
る。ＭＩＤ）ランジスタαａはソースが第１入力端子Ｕ
υに接続され、ゲートが第２人力端子（＋２１に接続さ
れ、ドレインが反転出力端子（２（ｊに接続される。
力端子０２＋に接続され、ゲートが第１入力端子←υに
接続され、ドレインが反転出力端子＋２ｆ）に接続され
る。ＭＩＤ）ランジスタαａはソースが第１入力端子Ｕ
υに接続され、ゲートが第２人力端子（＋２１に接続さ
れ、ドレインが反転出力端子（２（ｊに接続される。
Ｍ工Ｓトランジスタ０９はソースが正電源端子（７ａ）
に接続され、ゲートが第２人力端子（１２１に接続され
、ドレインがＭＩＳＩ−ランジスタｔｔｔａのソースに
接続される。ＭＩＳ）ランジスタ（Ｉ［ｉｌはゲートが
第１入力端子Ｕυに接続され、ドレインが反転出力端子
Ｖ分に接続される。ＭＩＳトランジスタ回はソースが正
電源端子（７ｂ）に接続され、ゲートが出力端子α澱に
接続され、ドレインが反転出力端子数】ｊに接続される
。また、入力信号Ｘ、Ｙおよび出カイざ号２についての
真理値表を虹５図に示す。
に接続され、ゲートが第２人力端子（１２１に接続され
、ドレインがＭＩＳＩ−ランジスタｔｔｔａのソースに
接続される。ＭＩＳ）ランジスタ（Ｉ［ｉｌはゲートが
第１入力端子Ｕυに接続され、ドレインが反転出力端子
Ｖ分に接続される。ＭＩＳトランジスタ回はソースが正
電源端子（７ｂ）に接続され、ゲートが出力端子α澱に
接続され、ドレインが反転出力端子数】ｊに接続される
。また、入力信号Ｘ、Ｙおよび出カイざ号２についての
真理値表を虹５図に示す。
次に、上記構成による論理回路の動作について正論理を
用いて説明する。談ず、入力信号ＸおよびＹが、）（＝
Ｙ＝＝＋’ｔｏ”のとき、ＭＩＳ）ランジスタａ３１お
よび■は共にソース拳ゲート間バイアスがＯＶであるか
ら、。オフ”状態となる。また、ＭＩＳトランジスタα
９および０６つは共にゲートに電源電圧ＶＤＤに対して
負電圧が印加されるので、６オン”状態になる。このた
め、反転出力端子■の反転出力信号Ｚは°′１”となる
。したがって、出力端子（２）の出力信号Ｚけ”０”と
なる。また、ＭＩＳトランジスタ（Ｉｎも゛オン”状態
になる。次に、入力信号島よびＹが、Ｘ−Ｙ−”ｌ”の
場合、入力信号は完全にＶＤＤレベルとすると、ＭＩＳ
トランジスタα９および０（泪カオフ”状態となシ、Ｍ
ＩＳトランジスタ（１３１および圓は“オン”状態とな
る。このため、反転出力端子（２１の反転出力信号Ｚは
完全にＨ”レベルにならず、ＶＤＤ −ＶＴｕＮになる
。ただし、ＶＴＨＮはＭＩＳトランジスタのしきい値電
圧である。したがって、電源電圧ＶＤＤが低くなったと
きに問題となる。この七き、次段のインバータ０槌のス
レッショルド電圧をＶＤＤ −ＶＴＨＮよシも負電源側
に設定することにより、出力端子（１罎の出力信号２は
０“′となる。したがって、ＭＩＳトランジスタαηが
６オン″状態となり、反転出力信号Ｚは完全なＶｌ）Ｄ
レベル、すなわち”１″となる。次に、入力信号Ｘおよ
びＹが、ｘ−”ｏ”、Ｙ−”■”の場合、ＭＩＳトラン
ジスタ側は６オフ”状態、ＭＩ８トランジスタａをは６
オン”状態、ＭＩＳ １−ランジスタａ５は”オフ”状
態、ＭＩＳトランジスタ１ｌｆｉｌは”オン”状態であ
る。したがって、反転出力信号２は０”となシ、出力信
号Ｚｔｊ：”１”となる。このとき、Ｍ工Ｓトランジス
タ（ｔηは”オフ”状態となる。次に、入力信号Ｘおよ
びＹが、Ｘ＝”ｌ”、Ｙ＝″′０”の場合、上述のＸ＝
”Ｏ”、Ｙ＝”１”の場合と同じ動作を行ない、出力信
号Ｚは”ｌ″となる。
用いて説明する。談ず、入力信号ＸおよびＹが、）（＝
Ｙ＝＝＋’ｔｏ”のとき、ＭＩＳ）ランジスタａ３１お
よび■は共にソース拳ゲート間バイアスがＯＶであるか
ら、。オフ”状態となる。また、ＭＩＳトランジスタα
９および０６つは共にゲートに電源電圧ＶＤＤに対して
負電圧が印加されるので、６オン”状態になる。このた
め、反転出力端子■の反転出力信号Ｚは°′１”となる
。したがって、出力端子（２）の出力信号Ｚけ”０”と
なる。また、ＭＩＳトランジスタ（Ｉｎも゛オン”状態
になる。次に、入力信号島よびＹが、Ｘ−Ｙ−”ｌ”の
場合、入力信号は完全にＶＤＤレベルとすると、ＭＩＳ
トランジスタα９および０（泪カオフ”状態となシ、Ｍ
ＩＳトランジスタ（１３１および圓は“オン”状態とな
る。このため、反転出力端子（２１の反転出力信号Ｚは
完全にＨ”レベルにならず、ＶＤＤ −ＶＴｕＮになる
。ただし、ＶＴＨＮはＭＩＳトランジスタのしきい値電
圧である。したがって、電源電圧ＶＤＤが低くなったと
きに問題となる。この七き、次段のインバータ０槌のス
レッショルド電圧をＶＤＤ −ＶＴＨＮよシも負電源側
に設定することにより、出力端子（１罎の出力信号２は
０“′となる。したがって、ＭＩＳトランジスタαηが
６オン″状態となり、反転出力信号Ｚは完全なＶｌ）Ｄ
レベル、すなわち”１″となる。次に、入力信号Ｘおよ
びＹが、ｘ−”ｏ”、Ｙ−”■”の場合、ＭＩＳトラン
ジスタ側は６オフ”状態、ＭＩ８トランジスタａをは６
オン”状態、ＭＩＳ １−ランジスタａ５は”オフ”状
態、ＭＩＳトランジスタ１ｌｆｉｌは”オン”状態であ
る。したがって、反転出力信号２は０”となシ、出力信
号Ｚｔｊ：”１”となる。このとき、Ｍ工Ｓトランジス
タ（ｔηは”オフ”状態となる。次に、入力信号Ｘおよ
びＹが、Ｘ＝”ｌ”、Ｙ＝″′０”の場合、上述のＸ＝
”Ｏ”、Ｙ＝”１”の場合と同じ動作を行ない、出力信
号Ｚは”ｌ″となる。
以上詳細に説明したように、この発明に係る論理回路に
よれば排他的論理回路を構成するのに必要なＭＩＳ ）
ランジスタの数を少なくすることができるため、集積回
路におけるパターン面積を小さくすることができ、ＬＳ
Ｉなどのチップ面積を縮少することができるなどの効果
がある。
よれば排他的論理回路を構成するのに必要なＭＩＳ ）
ランジスタの数を少なくすることができるため、集積回
路におけるパターン面積を小さくすることができ、ＬＳ
Ｉなどのチップ面積を縮少することができるなどの効果
がある。
第１図は一般的な排他的論理回路を示す図、第２図は従
来の相補形ＭＩＳトランジスタを使用して構成した排他
的論理回路を示す回路図、第３図は第１図あるいは第２
図の排他的論理回路の真理値表を示す図、第４図はこの
発明に係る論理回路の一実施例を示す回路図、第５図は
第４図に示す排他的論理回路の真理値表を示す図である
。 （１）および（２）・・・・入力端子、（３）・・・・
ノアゲート、（４）・畳・Φアンドゲート、（５）・・
・・ノアゲート、（６）・・・・出力端子、（７ａ）お
よび（７ｂ）管・・・正電源端子、（８ａ）および（８
ｂ）・・・−負市、源端子、（９ａ）〜（９ｅ）・・・
・ＰチャネルのＭＩＳトランジスタ、（１０ａ）〜（１
０ｅ）・・・・ＮチャネルのＭＩＤ）ランジスタ、０〃
・・・・第１入力端子、ａ３拳・Φ・第２入力端子、
（１３およびＩ・・・・ＮチャネルのＭＩＳ）ランジス
タ、（１５１−（１７１−−・・ＰチャネルのＭＩＳ）
ランジスタ、ｕ＆・・ゆ・インバータ、ｕｌ・・・・出
力端子、（２０・・・・反転出力端子。 々お、図中、同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 １Ｖｓｓ） ’ （Ｖｓｓｌ 手続補正化（自発） 特許庁長官殿 １、事件の表示 特願昭５８−１３０００４号２、発明
の名称 論理回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代目］区丸の内二丁１」２番３号用い
て」を「必要とし、集積回路を」と補正する。 以上
来の相補形ＭＩＳトランジスタを使用して構成した排他
的論理回路を示す回路図、第３図は第１図あるいは第２
図の排他的論理回路の真理値表を示す図、第４図はこの
発明に係る論理回路の一実施例を示す回路図、第５図は
第４図に示す排他的論理回路の真理値表を示す図である
。 （１）および（２）・・・・入力端子、（３）・・・・
ノアゲート、（４）・畳・Φアンドゲート、（５）・・
・・ノアゲート、（６）・・・・出力端子、（７ａ）お
よび（７ｂ）管・・・正電源端子、（８ａ）および（８
ｂ）・・・−負市、源端子、（９ａ）〜（９ｅ）・・・
・ＰチャネルのＭＩＳトランジスタ、（１０ａ）〜（１
０ｅ）・・・・ＮチャネルのＭＩＤ）ランジスタ、０〃
・・・・第１入力端子、ａ３拳・Φ・第２入力端子、
（１３およびＩ・・・・ＮチャネルのＭＩＳ）ランジス
タ、（１５１−（１７１−−・・ＰチャネルのＭＩＳ）
ランジスタ、ｕ＆・・ゆ・インバータ、ｕｌ・・・・出
力端子、（２０・・・・反転出力端子。 々お、図中、同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 １Ｖｓｓ） ’ （Ｖｓｓｌ 手続補正化（自発） 特許庁長官殿 １、事件の表示 特願昭５８−１３０００４号２、発明
の名称 論理回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代目］区丸の内二丁１」２番３号用い
て」を「必要とし、集積回路を」と補正する。 以上
Claims (1)
- 相補形Ｍ■８トランジスタによって形成される論理回路
において、ゲートが第１入力端子に接続され、ソースが
第２入力端子に接続され、ドレインが反転出力端子に接
続されるＮチャネルの第１のＭＩＳトランジスタと、ゲ
ートが第２入力端子に接続され、ソースが第１入力端子
に接続され、ドレインが反転出力端子に接続されるＮチ
ャネルの第２のＭＩ８）ランジスタと、ゲートが第２入
力端子に接続され、ソースが正電源端子に接続されるＰ
チャネルの第３のＭＩＳＩ−ランジスタと、ゲートが第
１入力端子に接続され、ソースが前記第３０Ｍｌ５トラ
ンジスタのドレインに接続され、ドレインが反転出力端
子に接続されるＰチャネルの第４のＭＩＳＩ−ランジス
タと、ソースが正電源端子に接続され、ゲートが出力端
子に接続され、ドレインが反転出力端子に接続されるＰ
チャネルの第５のＭＩＳトランジスタと、入力端子が第
５のＭＩ８トランジスタのドレインに接続され、出力端
子がそのゲートに接続されるインバータとから構成され
ることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13000483A JPS6021629A (ja) | 1983-07-15 | 1983-07-15 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13000483A JPS6021629A (ja) | 1983-07-15 | 1983-07-15 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021629A true JPS6021629A (ja) | 1985-02-04 |
Family
ID=15023767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13000483A Pending JPS6021629A (ja) | 1983-07-15 | 1983-07-15 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2612660A1 (fr) * | 1987-03-18 | 1988-09-23 | Hmida Hedi | Dispositif de calcul binaire |
-
1983
- 1983-07-15 JP JP13000483A patent/JPS6021629A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2612660A1 (fr) * | 1987-03-18 | 1988-09-23 | Hmida Hedi | Dispositif de calcul binaire |
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