JPS6020759B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 この発明は電子楽器に関し、特に複音の発生において単
音楽器的な歯切れのよい演奏音を発音し得るようにした
電子楽器に関するものである。

近年、電子技術の急速な発達に伴なつて種々の電子楽器
が提案されている。その１つとして、例えば電圧制御型
の発振器、フィル夕、増幅器等を用いて楽音形成回路を
構成する、いわゆるシンセサィザと呼ばれるものがある
。ところで、このような楽音形成回路では常に１音しか
発音することができず、このため複数の操作鍵に対応し
て複数の楽音を同時に発生させるためには該楽音形成回
路を各鍵に対応して多数設けなければならない。しかし
ながら「 このように独立した楽音形成回路を多数設け
た場合には、ある操作鍵に対応する楽音信号が雛鍵によ
って減衰状態にあるとき、他の鍵を操作して他の楽音形
成回路から他の楽音信号を発音させて複音発生を行なう
と、前に操作されて離鍵状態にある鍵に対応した楽音の
減衰音と新たに操作された鍵に対応する楽音の立上りが
混合されて発音し、歯切れのわるい発音となってメロデ
ィ等の演奏に不向きとなる。したがって、この発明によ
る目的は、単音楽器的な歯切れの良い楽音が得られる複
音発生用の電子楽器を提供することである。

また「 この発明による目的は、各鍵に対応して発音チ
ャンネル（楽音形成回路）を設けることなく、発音チャ
ンネル数を鍵の数よりはるかに少ない特定数として押鍵
により選択された音の発音を上記発音チャンネルのいず
れかに割当て処理するとともに、単音楽器的な歯切れの
良い演奏音が得られるように改良した電子楽器のキーア
サィナを提供することである。

この発明はこのような目的を達成するために、複数の各
発音チャンネルごとに鍵情報を記憶する第１の記憶手段
と、各発音チャンネルごとに手甲鍵情報を記憶する第２
の記憶手段と、新たな押鍵により押鍵情報が記憶されて
いない空チャンネルの全てに関して第１の記憶手段に新
たな鍵１青報を記憶させるとともに、空チャンネルのい
ずれかのチャンネルを新たな押鍵の割当てチャンネルと
して第２の記憶手段に押鍵情報を記憶させる第１の制御
手段と、離鍵された鍵に対応する押鍵情報の記憶を解除
する第２の制御手段と、発音チャンネルに対応して設け
られ、鍵情報に基づく音高で楽音信号を形成するととも
に、楽音信号の振幅ェンベロープを対応する押鍵情報に
基づいて制御するようにした楽音信号形成手段とを設け
たものである。

またさらにこの発明は、第１のモードで対応する発音チ
ャンネルの鍵情報によって楽音信号の音高を制御させ、
第２モードで対応する発音チャンネルの押鍵情報の記憶
を解除した後に楽音信号の音高の変化を禁止制御させる
第３の制御手段と、第１、第２の各モードを選択する選
択手段とを付如したものである。

以下、図面を用いて詳細に説明する。

第１図はこの発明による電子楽器の一実施例を示す全体
構成略示ブロック図であって、大別すると、各鍵に対応
してそれぞれ設けられたキースィタッチのうち、押鍵に
よって動作（メーク接点の場合は開成動作、ブレーク接
点の場合は開動作）したキースィッチを検出し、この検
出したキースィッチを表わす信号、すなわちキーコード
ＫＣを発生するキーコーダ１００と、キーコーダ１００
かＺら供給されるキーコードＫＣを同時発音が可能なチ
ャンネル（鍵の数よりはるかに少ない。

）のうちのいずれかのチャンネルに割当てる動作を実行
するチャンネルプロセッサ２００とから構成されるキー
アサイナ３００と、このキーアサイナ３０ＺＯから供給
されるキーコードＫＣに対応した音高電圧ＫＶを発生す
るキーコード・音高電圧変換部４００と、チャンネルプ
ロセッサ２００によつて各チャンネルに割当てられた動
作キースィッチの押鍵および雛鍵に対応して前記音高電
圧ＫＶを制２御するチャンネル別音高電圧制御部５００
と、チャンネル別音高電圧制御部５００の各チャンネル
から供給される音高電圧ＫＶにそれぞれ対応した楽音信
号を各チャンネル別に発生する楽音形成部６００と、楽
音形成部の各出力をミキシングして２出力端７０１に供
給するミキシング抵抗７００ａ〜７００ｈと、前述した
各部に種々のタイミング信号を供給するタイミング信号
発生部８００とから構成されている。キーコーダ１００
１こおいては、多数のキースィ３ッチ１０１ａ〜１０１
ｎを有するキースィツチ回路１０２が設けられており、
このキースイツチ回路１０２の各キースィッチ１０１ａ
〜１０１ｎは複数のブロック（例えば各オクターブ毎の
グループ）に分けられているとともに、各ブロック内の
３キースィッチを複数のノート（例えばＣ，Ｃ＃，Ｄ，
・・・Ｂの１２音名の鍵）に区分し、各キースィッチ１
０１ａ〜１０１ｎの一方の端子（可動接点）ａ側を各ブ
ロックの同一ノート毎に共通懐続して各ノート別に配線
Ｎ，〜Ｎｍを引き出すとともに、他方端子（固定端子）
ｂ側を同一ブロック毎に共通接続して各ブロック別に配
線Ｂ〜ＢＩを引き出している。

したがって、このキースイツチ回路１０２は、ブロック
配線Ｂ〜Ｂ’を「行」とし、ノート配線Ｎ，〜Ｎｍを「
列」としたマトリクス（行列配線）の各交点部分の行列
間に各キースィッチ１０１ａ〜１０１ｎがそれぞれ接続
されていることになる。この結果、キースイッチ回路１
０２から引き出されている全配線数、つまりブロック配
線Ｂ〜ＢＩとノート配線Ｎ，〜Ｎｍの総合計配線数は全
キースィツチ１０１ａ〜１０１ｎの数に比べてはるかに
少ないものとなっている。例えば全キースィッチ１０１
ａ〜１０１ｎの数が「１×ｍ」個であるとすると、この
場合、キースイツチ回路１０２から引き出される全配線
数はノート数ｍ十ブロック数１であり、その数は「ｍ十
１」本となる。このように構成されたキースィッチ回路
１０２の各キースィッチ１０１ａ〜１０１ｎは、ノート
配線Ｎ，〜Ｎｍを介してノート検出回路１０３に接続さ
れており、またブロック配線Ｂ〜ＢＩを介してブロック
検出回路１０４に接続されている。この場合、全キース
イツチ１０１ａ〜１０１ｎ中のすべての動作キースィッ
チの検出は、数種類の検出動作状態（以下、単にステー
トという）を順次実行することによって検出動作が完了
するようになっている。その第１ステート（ＳＴ，）は
、ノート検出回路１０３からノート配線Ｎ，〜Ｎｍを介
してすべてのキースイツチ１０１ａ〜１０１ｎの可動接
点側ａに信号を印加し、動作中のキースィッチのみの固
定援点側ｂを通して当該動作中のキースィッチが属する
ブロックのブロック配線Ｂ〜ＢＩに前記印加信号を導き
出し、この導き出された信号をブロック検出回路１０４
に供給して記０億する。これにより、どのブロックに動
作中（オンされている）のキースィツチ（１個あるいは
複数個）が存在するかが検出される。なお、この第１ス
テートにおけるブロック検出回路１０４の記憶タイミン
グは、タイミング信号発生部８０川こタ同期して作動し
ている状態制御回路１０５から供給される第１ステート
信号によって決定される。そして、ブロック検出回路１
０４の記憶動作が完了すると、状態制御回路１０５はこ
れを検出して第２ステートの制御を行なう。０ 次に、
第２ステート（ＳＬ）においては、ブロック検出回路１
０４に記憶されたブロック（１ブロックあるいは複数ブ
ロック）のうち、あらかじめ定められた優先順位にした
がって１ブロックを抽出し、ブロック検出回路１０４か
ら抽出されたフ。

ックに対応するブロック配線Ｂ〜ＢＩを介して当該ブロ
ックに含まれる各キースィッチの固定援点ｂ側に信号を
印加し、これによって当該ブロック内の各ノートのキー
スィッチの可動接点ａ側のノート配線Ｎ，〜Ｎｍから該
信号を導き出してノート検出回路１０３に記憶させる。
このようにすれば、動作中のキースィッチ１０１ａ〜１
０１ｎに対応するノート配線Ｎ．〜Ｎｍのみにブロック
検出回路１０３からの信号が伝達されることになり、こ
の信号をノート検出回路１０３に記憶させることによっ
て、抽出されたブロックにおける動作中のキースィッチ
（１個あるいは複数個）のノートが検出されることにな
る。また、フロック検出回路１０４において抽出された
ブロック信号は、該フロックを表わす複数ビット（この
場合は３ビット）のブロックコード信号（以下、ブロツ
クコ−ドＢＣという）に変換してサンプルホールド回路
１０６に供給して記憶させる。なお、この第２ステート
におけるブロック検出回路１０４の１ブロック抽出タイ
ミングおよびノート検出回路１０３における記憶タイミ
ングは、前述した第１ステートの場合と同様に、状態制
御回路１０５から供給される第２ステ−ト信号によって
決定されている。そして、ノート検出回路１０３の記憶
動作が完了すると、状態制御回路１０５はこれを検出し
２て第３ステートの制御を行なう。次に第３ステート（
ＳＴ３）は、前記第２ステートに続く動作状態であり、
前記第２ステートにおいてノート検出回路１０３に記憶
されたノート（１個あるいは複数個）をシステムクロッ
クに同３期し、かつあらかじめ定められた優先順位にし
たがって順次抽出し、この抽出したノート信号を該ノー
トを表わす複数ビット（この場合は４ビット）のノート
コード信号（以下、ノートコードＮＣという）に変換し
てサンプルホールド回路１ ３０６に順次供給する。

この第３ステ−トは、ノート検出回路１０３に記憶され
ているノートに関してのみ実行されるものであるために
、時間的な無駄は一切生じない。例えばノート検出回路
１０３に３種類のノートが記憶されていると、あるブロ
チックに関する第３ステートは３クロック時間で終了す
る。そして、ノート検出回路１０３に記憶されているノ
ートコード信号がすべて読み出されると、状態制御回路
１０５がこれを検出して次のステートに制御する。この
場合、ブロック検出回路１０４にまだブロック信号の記
憶が存在する場合には前記第２ステートおよび第３ステ
ートの制御にもどり、これらのステートを前記同様に実
行す夕 る。またブロック検出回路１０４にブロック信
号の記憶が存在しない場合にはキースィッチ回路１０２
のブロック配線Ｂ〜ＢＩに残されている電荷（配線の浮
遊容量または各配線にそれぞれ接続された微少コンデン
サに充電された電荷）をすべて０放電させてリセットし
た後に再び前記第１ステートに移行する。一方、サンプ
ルホールド回路１０６は、第２ステートの状態において
ブロック検出回路１０４から供給されるブロックコ−ド
ＢＣを記憶保持して夕おり、ノート検出回路１０３から
供給される／一トコードＮＣと同期ごせて出力する。

したがって、サンプルホールド回路１０６からは、ブロ
ックコードＢＣとノートコードＮＣが組合された７ビッ
ト構成によるキーコードＫＣが送り出されるこ０とにな
り、このキーコードＫＣによって動作キースィッチを容
易に識別することができる。このようにして、全動作キ
ースィッチの検出が終了するまでには、第１ステート（
ＳＴ，）→第２ステート（ＳＬ）→第３ステート（ＳＬ
）・・・と夕し、うようにステップするが、ブロック検
出回路１０４に最初に記憶したすべてのブロックに関す
るブロックコードＢＣを送出しかつ最後のブロックにお
ける動作キースィッチのノートに関するノ−トコードＮ
Ｃを送出し終えると、フロック検出回路１０４およびノ
ート検出回路１０３の記憶がすべて抽出されて全くなく
なるために、これによって第４ステート（Ｓｔ）、すな
わち待期状態となる。

そして、キースィッチ回路１０２、ノ−ト検出回路１０
３およびブロック検出回路１０４の動作がすべてリセッ
トされたことを確認すると再び第１ステート（ＳＴ，）
にもどり、以後は前述したように第２ステート（ＳＬ）
、第３ステート（ＳＬ）の状態を繰返して第４ステート
（ＳＴｏ）、つまり待期状態に達することにより、全キ
ースィッチの検出動作が１通り繰返される。キーコーダ
１００のサンプルホールド回路１０６から送り出される
キーコードＫＣは、チャンネルプロセッサ２００‘こ供
給され、ここにおいて楽音信号を形成するチャンネルが
割当てられる。

この場合、サンプルホールド回路１０６から送り出され
るキーコードＫＣは一定期間保持されており、この保持
時間はチャンネルプロセッサ２００において１つの割当
て処理が実行される動作時間に対応している。
夕次に、チャンネルプロセッサ２
００は、キーコードメモリ２０１と、キーオン・オフ検
出回路２０２と、トランケート回路２０３および押鍵状
態メモリ２０４とによって構成されている。キーコード
メモリ２０１は同時発音可能なチャＺンネル数に対応す
る特定数の記憶回路を備えており、この記憶回路は循環
型シフトレジスタで構成すると好都合である。

この場合、チャンネル数がＡ、キーコードＫＣのビット
数がＢであるとすると、Ｂ個の記憶単位を有するＡステ
ージ（１ステＪージ＝Ｂビット）のシフトレジスタが用
いられ、記憶された（既に割当てられた）キーコードＫ
Ｃはクロツクパルスによって順次シフトして時分割的に
送り出されて楽音波形発生のための制御信号として利用
されるとともに、このシフトレジスタ２の入力側に帰還
されて循環するようになっている。キーオン・オフ検出
回路２０２は、キーコーダ１００から供給される入力キ
ーコードＫＣとキーコードメモリ２０１から順次時分割
的に送り出さ２れる全記憶キーコードＫＣとを比較し、
一致した場合には入力キーコードＫＣと同一のキーコー
ドＫＣがあるチャンネルにすでに割当てられているもの
としてキーコードメモリ２０１への記憶を阻止し、つま
りチャンネルの割当てを中止する。

ま３た、上述した比較結果が不一致の場合には、新たな
キーが操作されたものであるから、この入力キーコード
ＫＣをキーコードメモリ２０１の空いているチャンネル
のすべてに記憶させる。更に、上述した比較結果が不一
致でかつ全チャンネルに他３のキーコードＫＣが既に割
当てられている場合には、トランケート回路２０３によ
ってすでに雛鍵されている音で最も減衰が進んでいる音
が割当てられているチャンネルを検出し、このチャンネ
ルに記憶されているキーコードＫＣを入力キーコーチド
ＫＣに強制的に書き変えるように制御する。また、この
キーオン・オフ検出回路２０２は、各チャンネルへの入
力キーコードＫＣの割当て状態をその都渡押鍵状態メモ
リ２０４に供給して記憶させ、その読み出し出力によっ
て後述する各チャンネルの発音動作制御を行なわせると
ともに、離鍵を検出して押鍵状態メモリ２０４の対応す
るチャンネルの記憶内容を変更し「そのチャンネルの発
音を所定の条件に従いながら、つまり徐々に減衰させる
等の制御を行ないながら発音を終了させる。以後の動作
においては、押鍵状態メモリ２０４に記憶された内容か
ら空チャンネルを選択し、キーコードメモリ２０１の対
応するチャンネルのステージに入力キーコードＫＣを記
憶する。なお、キーコードメモリ２０１と押鍵状態メモ
リ２０４は互いに同期した状態で各チャンネルに対応し
た部分が時分割的に選択されて信号の記憶が行なわれる
ようになっている。次に、キーコード音高電圧発生部４
００は、サンプリング回路４０１と、サンプリング周期
を制御するサンプリング制御回路４０２と、デジタルァ
ナ。

グー変換回路４０３とによって構成されている。そして
、このキーコード音高電圧発生部４００は、キーアサィ
ナ３００から供給されるキーコードＫＣをサンプリング
回路４０１においてサンプリングし、このサンプリング
したキーコードＫＣ′をデジタル・アナログ変換回路４
０３に供給する。この場合、サンプリング回路４０１は
サンプリング制御回路４０２の出力によってサンプリン
グ周期が決定されており、その周期はキーコードメモリ
３０２の内容をシフトするためのクロックをチャンネル
数よりも１個多くカウントした時間となっている。した
がって、サンプリング回路４０１は、キーコードメモリ
２０１のシフトがほぼ一巡する毎に、順次異なるチャン
ネルに対応したキーコードＫＣをサンプリングするとと
もに、このサンプリングしたキーコードＫＣ′を次のサ
ンプリング時まで出力し続けることになり、これによっ
て減速サンプリングを行なっている。これは、前述した
キーコーダ１００およびチャンネルプロセッサ２００が
キースイツチ１０１ａ〜１０１ｎの状態（押鍵状態およ
び雛鍵状態）の検出およびチャンネルへの割当てを迅速
に行なう必要が０あるのに対し、音高電圧を扱う部分は
並列処理を行なっているために高速動作を必要としない
のと、アナログ信号の音高電圧を高速で扱うと動作が追
従しない。すなわち回路系および配線系における微少静
電容量によって波形がなまり、これによってキーコード
ＫＣ‘こ一致した正確な楽音が得られなくなる。このよ
うな種々の理由によってキーコードＫＣの減速サンプリ
ングを行ない、減速サンプリングされたキーコードＫ〇
を形成する。サンプリング回路４０１の出力側に接続さ
れたデジタル・ァナ。グ変換回路４０３が上述したキー
コードＫＣ′を対応する音高電圧ＫＶに変換する部分で
ある。このデジタル・アナログ変換回路４０３は、前述
したようにサンプリング回路４０１で減速サンプリング
されたキーコードＫＣ′を入力とＺし、このキーコード
Ｋ〇をブロックコードＢＣとノートコードＮＣ′に分け
てそれぞれをデコードする。そして、ブロックコードＢ
Ｃのデコードされた出力によって抵抗分圧回路から該ブ
ロックに対応する電圧信号を取り出し、この取り出した
電圧Ｚ信号をノートコードＮＣをデコードした出力によ
って該ノートに対応してさらに分圧することにより当該
キーコードＫＣ′に対応した音高電圧ＫＶを発生する。
この音高電圧ＫＶは、サンプリング制御回路４０２から
供給される制御信号によって、サンプリング回路４０１
の各サンプリングされたキーコードＫＣ′が割当てられ
たチャンネルと同一のチャンネルに分配される。この場
合、各チャンネルへの音高電圧ＫＶの分配動作は、前述
した押鍵状態メモリ２０４と同期して作動しており、選
択されるチャンネルも一致している。次に、チャンネル
別音高電圧制御部５００は、各チャンネル別にそれぞれ
独立して設けられた音高電圧制御回路５０１ａ〜５０１
ｈによって構成されている。

この音高電圧制御回路５０１ａ〜５３０１ｈは、前記デ
ジタル・アナログ変換回路４０３から供給される音高電
圧ＫＶを各チャンネル別に入力し、かつ押鍵状態メモリ
２０４から供給されるキーオン信号によってゲート回路
を開くことにより音高電圧ＫＶをコンデンサに記憶し、
この３コンデンサの端子電圧を後述する楽音形成部６０
川こ送出するように構成されている。また、このチャン
ネル別音高電圧制御部５０川こは、後述詳記する単音、
複音の発生を切替える切替スイッチが設けられている。
４楽音形成部６０川ま各チャ
ンネル別に設けられた楽音形成回路６０１ａ〜６０１ｈ
を有している。この楽音形成回路６０１ａ〜６０１Ｍま
、この実施例においては図示しない電圧制御型可変周波
数発振器（以下ＶＣＯと称する。）電圧制御型可変フィ
ル夕（以下ＶＣＦと称する。）および電圧制御型可変利
得増幅器（以下ＶＣＡと称する。）と、前記各部（ＶＣ
○，ＶＣＦ，ＶＣＡ）の制御タイミングおよび制御量を
プログラムするェンベロープジエネレータ（ＥＧ）とか
らなる、いわゆるシンセサィザ方式で構成されており、
音高電圧制御回路５０１ａ〜５０１ｈから音高電圧ＫＶ
′が供給されると、ＶＣＯが入力音高電圧ＫＶ′に対応
した周波数の発振を行なう。この発振出力はＶＣＦおよ
びＶＣＡを介して楽音信号として送出され、ミキシング
用の抵抗７００ａ〜７００ｈにおいて他のチャンネルを
担当する楽音形成回路から送出される楽音信号と混合さ
れた後に出力端子７０１を介して図示しないスピーカに
供給されるようになっている。

この場合、ＶＣ○，ＶＣＦおよびＶＣＡをエンベロープ
ジエネレータ（ＥＧ）から発生する制御波形信号で制御
することにより、この制御波形信号にしたがってＶＣＯ
では発振周波数が微少に変化し、またＶＣＦではその周
波数特性が変化して自然性、音楽性豊かな楽音信号を形
成し、更にＶＣＡでは制御波形にしたがって楽音ェンベ
ロープを制御する。このェンベロープジェネレータ（Ｅ
Ｃ）は、電子楽器の図示しない操作パネルに設けられて
いる調整レバーの制御下におかれており、その制御開始
タイミングは、押鍵状態メモリ２０４から供給されるキ
ーオン信号によって行なわれている。タイミング信号発
生部８０川ま、図示しない基準発振器から供給される基
準クロツク信号（システムクロツク）をカウントして種
々の同期信号を作り、この同期信号を上述した各部に供
給して全体としての動作上の同期を得ている。

以上の説明が、この発明による電子楽器の一実施例を示
す全体構成略示ブロック図（第１図）に対する要部構成
とその動作の説明である。

以下、この発明によるキーアサィナを具体化回路で表わ
した図面およびその動作波形図を用いてその構成および
動作を詳細に説明する。なお、具体化された回路の説明
に入る前に、回路中における記号の特殊使用について説
明する。

第２図ａ〜ｆは使用記号の一例を示すものであって、第
２図ａはィンバー夕、同図ｂ，ｃはアンドゲート、同図
ｄ，ｅはオアゲート、同図ｆは遅延フリップフロッブを
それぞれ表わしている。この場合、上記アソドゲートあ
るいはオアゲートにおいて、入力数が少ない場合には向
図ｂ，ｄに示すような通常の表示図法を採用し、入力数
が多い場合には、同図ｃ，ｅに示す特殊な図法を採用す
づる。同図ｃ，ｅにおいては、回路の入力側に１本の入
力線を描き、複数の信号線をこの入力線に交差させ、同
回路に入力されるべき信号の信号線と入力線との交叉点
を丸印で囲むようにしている。したがって、同図ｃの例
の場合、論理式はＱ＝ＪＯＡ・Ｂ・Ｄとなり、同図ｅの
例の場合における論理式はＱ＝Ａ＋Ｂ十Ｃとなる。第３
図は、第１図に示すタイミング発生部８００の要部を示
す具体的な回路図であり、この電子楽器における動作の
基準となる制御信号を発生すＺる部分である。

したがって、まずこのタイミング発生部８００を最初に
説明する。このタイミング発生部８００は、カスケード
接続された４個のフリップフロップで構成される４ビッ
トのカウンタ８０１と、チャンネル数に一致するビット
（この２実施例においては、以下８チャンネル構成の回
路として説明する。）を有するシフトレジスタ８０２と
からなる。カウンタ８０１は図示しない基準発振器の出
力パルスめを２分周した出力パルス◇，，ぐ２のうち、
第４図ａに示すクロックパルス２０，を入力としてカウ
ントする。このクロツクパルス◇，のパルス間隔は例え
ば１仏ｓの極めて高速パルスとなっており、このパルス
間隔を以下『チャンネル時間』と称することにする。こ
の電子楽器における同時発音数を８音とすると全チャ３
ンネル数は８チャンネルであり、クロツクパルス◇，に
よって順次区切られる１仏ｓ幅のタイムスロットは、第
１チャンネル〜第８チャンネルに順次対応して駆動され
る。これは、前述したチャンネルプロセッサ２００にお
いて、複数の楽音を同時に発音可能とするために各種の
記憶回路や論理回路を時分割的に共用させて、ダイナミ
ック論理的に構成しているためである。また、上述した
チャンネル時間は、第４図ｂに示すように各タイムスロ
ットを順に第１チャンネル時間〜第８チャンネル時間と
すると、各チャンネル時間は８チャンネル時間毎に循環
して発生されることになる。つまり、カウンタ８０１の
入力端子にクロックパルス◇，が図示しない発振器から
供給されると、このカウンタ８０１はクロツク信号■，
を順次カウントし、このカウント結果を並列４ビット構
成によるバイナリーデシマルコード出力とし出力される
。この出力のうち、最上位のフリップフ。ップの出力は
、ィンバータ８０３ｄを介して第４図ｃに示すように第
１チャンネル時間〜第８チャンネル時間の範囲にわたっ
て出力を・送出するパルスＳ，〜Ｓ８として取り出され
る。また、最上位のフリップフロップからは、そのまま
の状態で第４図ｄに示すようにパルスＳ，〜Ｓ８を反転
した状態のパルスＳ９〜Ｓ．６が取り出されている。ま
た、カウンタ８０１から出力される並列４ビット出力信
号は、アンドゲート８０４において一致を求めることに
よってフルカゥント状態が検出され、このフルカゥント
時における出力を第４図ｅに示すようにパルスＳ，６と
して取り出し、またこのパルスＳ．６をインバータ８０
５を介して取り出すことによって第４図ｆに示すように
パルスＳ，６を得ている。つまり、このパルスＳ，６は
チャンネルプロセッサ２００１こおける一回の割当て処
理動作時間毎（１６山ｓ）に発生されるものであり、各
チャンネル時間が２循環する時間を必要としている。こ
れはチャンネルプロセッサ２００が、始めの８チャンネ
ル時間で入力キーコードＫＣとすでに割当て処理がタ完
了している記憶キーコードＫＣとの比較を行ない、続く
８チャンネル時間で書き込み処理を行なっているためで
あり、上述した第４図ｃ，ｄに示すパルスＳ，〜Ｓ８と
パルスＳ９〜Ｓ．６は前半の８チャンネル時間と後半の
８チャンネル時間を分離してひいる。また、アンドゲー
ト８０６はカウン夕８０１から出力される並列４ビット
出力の内の第１〜第３出力の一致をアンドゲート８０６
において求めることにより、第４図ｇに示すように第８
チャンネル時間に出力を発生するパルスＳ８，Ｓ．６を
得夕ている。このアンドゲート８０６から送出される／
ＶレスＳ８，Ｓ，６は８ビットのシフトレジスタ８０２
に供給されて順次シフトアップされ、各ビットの出力端
からは第４図ｊ〜Ｑに示すように第１〜第８チャンネル
時間を順次サンプリングした状態ｏのパルスＢＴ，〜Ｂ
Ｔ８が得られる。したがって、シフトレジスタ８０２の
各ビット出力は第１〜第８チャンネル時間に対応したタ
イミング信号をパラレルに取り出していることになる。
更に、シフトレジスタ８０２の第１〜第７ビット出力は
、オアゲート８０７を介して取り出しており、アンドゲ
ート８０８においてこのオアゲート８０７の出力とカウ
ンタ８０１の最上位ビット出力との一致を求めることに
よって、第４図Ｍこ示すクロックパルス◇＾を得ている
。また、アンドゲート８０９はオアゲート８０７の出力
をインバータ８０３ｄの出力との一致を求めることによ
って第４図ｉに示すクロックパルス？Ｂを得ている。こ
のようなパルス信号およびクロックパルスをタイミング
信号として各部の動作が実行されている。

以下、上述したタイミング信号を用いて各部の動作をそ
のブロック毎に勝次詳細に説明する。キーコーダ１００
第５図はキースィッチ回路１０２およびノート検出回路
１０３の一実施例を示し、第６図は第５図に示すキース
ィッチ回路１０２に接続されるブロック検出回路１０４
の−実施例を示し、第７図は上述したノート検出回路１
０３、フロック検出回路１０４およびサンプルホールド
回路１０６の動作制御を行なう状態制御回路１０５の−
実施例を示し、第８図は第５図および第６図に示すノー
ト検出回路１０３およびブロック検出回路１０４から送
り出されるノートコードＮＣおよびブロックコードＢＣ
をサンプリングしてタイミングを合わせるサンプルホー
ルド回路１０６の一実施例を示しており、これらによっ
てキーコーダ１００が構成されている。

キースィッチ回路１０２には、電子楽器の鍵盤の各鍵に
対応して設けられた多数のキースイッチ１０１ａ〜１０
１ｎが配設されており、各キースィッチ１０１ａ〜１０
１ｎの一方の端子（固定端子）側は各ブロックＵ５〜Ｕ
，鏡に共通接続された後に、フロック配線Ｂ〜Ｂ５を介
して第６図に示すブロック入出力兼用端子１０６ａ〜１
０６ｅに接続されている。また、各キースィッチ１０１
ａ〜１０１ｎの他方の端子（可動端３子）側にはそれぞ
れ回り込み防止用のダイオード１０７ａ〜１０７ｎが直
列接続され、同一のノートＣ，Ｂ，Ａ＃・・・Ｄ，Ｃ＃
毎に共通接続されてノート配線Ｎ，〜Ｎ，２を介してノ
ート入出力兼用端子１０８ａ〜１０８１に接続されてい
る。この４場合、２段鍵盤における鍵数は一般に６１鍵
である。これをＵ，〜Ｕ５の５ブロック（５オクタ−ブ
）に分割すると、最低オクターブのＣの鍵（以下ＣＬ／
ートと称する。）が１個だけ残ってしまうために不都合
が生ずる。また、この１個の為にブロックを１個増加す
るのも不経済である。このため、第５図に示す実施例に
おいては、ＣＬノートをブロックＵ，に含めてこのブロ
ックだけ１３個のタキースィツチを担当させている。す
なわち「ＣＬノートに対応するキ−スイッチ１０１ｎの
一方の端子は、ブロック配線Ｂ５に接続され、またその
他方の端子はノート配線Ｎ，３を介してノート入出力兼
用端子１０８ｍに接続されている。ＺＯ ところで、一
般に鍵盤部分（キースィッチ回路１０２）と電気回路部
分（ノート検出回路１０３およびブロック検出回路１０
４）とは離れているために、キースィッチ回路１０２と
ノート検出回路１０３を結ぶ配線Ｎ，〜Ｎ，３およびキ
ースィッチ灯回路１０２とブロック検出回路１０４を結
ぶ配線Ｂ〜耳は長く引き回されることになり、そこに配
線容量ＣｎとＣｂが生ずる。

説明の便宜上、ノート配線Ｎ，〜Ｎ，３側の配線容量は
すべてＣｎで取扱うことにし、フロック配線Ｂ，〜Ｂ側
の配線容量は０すべてＣｂで取扱うことにする。ここで
、各配線Ｎ，〜Ｎ，３，Ｂ〜Ｂに生ずる配線容量は夫々
別個のものである。この実施例では、かかる配線容量Ｃ
ｎ，Ｃｂを積極的に利用するように構成している。タ
ー方、ノ−ト検出回路１０３は、信号送出回路１０９ａ
〜１０９ｍと、検出／ート記憶回路１１０ａ〜１１０ｍ
と、ノート優先ゲート回路１１１ａ〜１１１ｍが各ノー
トＣ，Ｂ・・・Ｃ＃，ＣＬ別に設けられている。

この場合ノートＣ，Ｃ＃，ＯＣＬに関する信号送出回路
１０９、検出ノート記憶回路１１０およびノート優先ゲ
ート回路１１１についてのみ詳細に図示したが、他のノ
ートに関する部分も同一構成となっている。信号送出回
路１０９ａ〜１０９ｍは、各ノートＣ〜ＣＬ毎に設夕げ
られたトランジスター１２のスイッチング動作によって
電圧ＶＤ。をノート入出力兼用端子１０８ａ〜１０８ｍ
に印加し、ノート配線Ｎ，〜Ｎ，３側の各配線容量Ｃｎ
を充電するようになっている。また、ノート入出力兼用
端子１０８ａ〜１０８ｍからの信号は、インバーター１
３、アンドゲート１１４，１１５、オアゲート１１６、
遅延フリップフロップ１１７とによって構成される検出
ノート記憶回路１１０ａ〜１１０ｍに供給され、状態制
御回路１０５から供給される後述するパルスＳＴ２′に
よって各ノート別に記憶が行なわれる。また、この検出
ノート記憶回路１１０ａ〜１１０ｍの内の少なくともい
ずれか１個の回路に検出ノート信号が供給されると、オ
アゲート１１８からェニーノート信号ＡＮが送り出され
るようになつ 夕ている。このようにして記憶された検
出ノート記憶回路１１０ａ〜１１０ｍの記憶出力は、オ
アゲート１１９、インバータ１２０およびアンドゲート
１２１によって構成されるノート優先ゲート回路１１１
ａ〜１１１ｍに供給され、ここにおいてＺあらかじめ定
められた優先順位にしたがって各検出ノート記憶回路１
１０ａ〜１１０ｍの記憶内容が読み出され、この読み出
し出力がノートコード送出回路１２２に供給され、オア
ゲート１２３ａ〜１２３ｄから各ノートに対応する４ビ
ット構成ＺのノートコードＮＣが送出されるようになっ
ている。この場合、上述したノート優先ゲート回路１１
１ａ〜１１１ｍは、上側、つまりノート優先ゲート回路
１１１ａ〜１１１ｍ側に向って検出ノート記憶回路１１
０ａ〜１１０ｍの記憶内容が順次２読み出されてノート
コードＮＣ‘こ変換されるようになっている。また、検
出ノート記憶回路１ １０ａ〜１１０ｍのいずれか１つ
にノートが検出されている場合には、ノート優先ゲート
回路１１１ａ〜１１１ｍのオアゲート１１９を介してメ
モリノート信号心州が送出される。一方、ブロック検出
回路１０４は、第６図に示すように検出ブロック記憶回
路１２３ａ〜１２３ｅと、ブロック優先ゲート回路１２
４ａ〜１２４ｅと、信号送出回路１２５ａ〜１２５ｅお
よびブロックコード送出回路１２６とによって構成され
ている。

そして、このブロック検出回路１０４の検出ブロック記
憶回路１２３ａ〜１２３ｅ、フロック優先ゲーート回路
１２４ａ〜１２４ｅおよび信号送出回路１２５ａ〜１２
５ｅはＵ５〜Ｕ，の各ブロック別に設けられている。検
出ブロック記憶回路１２３ａ〜１２３ｅは、インバー夕
１２６、アンドゲート１２７，１２８、オアゲート１２
９および遅延フリップフロップ１３０とによって構成さ
れており、検出ブロック記憶回路１２３ａ〜１２３ｅの
いずれかにブロック検出信号が供給されると、オアゲー
ト１３１を介して、動作キースィッチが検出されたブロ
ックが存在することを表わすェニーブロック信号ＡＢが
送出される。そして、第１ステート信号ＳＴ，が供給さ
れると、各検出ブロック記憶回路１２３ａ〜１２３ｅは
ブロック検出信号を記憶するように構成されている。ま
た、フロック優先ゲート回路１２４ａ〜１２４ｃは、オ
アゲート１３２、インバータ１３３，１３４およびアン
ドゲート１３５〜１３７とによって構成されており、検
出ブロック記憶回路１２３ａ〜１２３ｅのいずれかにブ
ロック検出信号が記憶されている場合には、ブロック優
先ゲート回路１０２４ｅのオアゲート１３２からブロッ
ク検出信号が記憶されていることを表わすメモリブロッ
ク信号ＭＢを送出するとともに、第２ステート信号ＳＬ
が供給される毎にあらかじめ定められた優先順位（この
実施例においては１２４ａから１２４５ｅ側へ）に従っ
て検出ブロック記憶回路１２３ａ〜１２３ｅの記憶内容
が順次読み出され、この読み出されたブロック検出信号
がブロックコード送出回路１２６に供給され、ここにお
いてコード変換された後に、オアゲート１３８ａ〜１３
８ｃを０介して３ビットのブロックコードＢＣとして送
出される。また、信号送出回路１２５ａ〜１２５ｅは、
第４ステート信号ＳＴｏによってオンとなって、ブロッ
ク配線Ｂ，〜Ｂ５の配線容量Ｃｂを放電させるトランジ
スタ１３９と、検出ブロック優先回タ略１２４ａ〜１２
４ｅからブロック検出信号が送出された場合のみそのブ
ロック配線Ｂ〜Ｂ５をアースに接続し、ブロック検出信
号が送出されない場合には、ブロック配線Ｂ，〜馬に電
源Ｖｏｏを供給するようにコンブリメンタリ的な動作を
行なう０２個のトランジスター４０，１４１とによって
構成されている。次に、状態制御回路１０５は、第７図
に示すように２個の遅延フリツプフロップ１４２，１４
３と、インバータ１４４，１４５と、アンドゲートタ１
４６〜１５３と、オアゲート１５４，１５５とによって
構成されており、第１表に示すように第１〜第４ステー
トの検出動作状態を実行させるための制御信号ＳＴ，〜
ＳＴｏを送出し、これによって動作キースィッチの検出
が完了するようになって４０いる。

そして、遅延フリップフロップ１４２，１４３の出力信
号Ｑ，，Ｑ２が現在実行中の動作状態を表わしている。
第１表 したがって、各種ステート信号ＳＴ，〜ＳＴｏは、遅延
フリップフロップ１４２，１４３の出力に応じて発生さ
れるようになっている。

なお、遅延フリップフロップ１４２，１４３は第４図ｈ
，ｉに示すクロックパルス中Ｂによって入力信号が読み
込まれ、クロックパルス？＾によって送り出されるため
に、各信号ＳＴ，〜ＳＴｏの最小時間間隔はクロックパ
ルス◇＾の発生間隔と同じである。したがって、キーコ
ーダ１００全体がクロツクパルスめ＾によって同期され
て動作することになる。次に、サンプルホールド回路１
０６は第８図に示すように、第６図に示すブロック検出
回路１０４のブロックコード送出回路１２６から送り出
されるブロックコードＢＣを第７図に示す動作状態制御
回路１０５から供給される第１、第３ステート信号ＳＴ
，，ＳＴ３のタイミングでブロックコード一時記憶回路
１５６〜１５８にそれぞれ記憶するように構成されてい
る。この場合「前記ブロックコード一時記憶回路１５６
〜１５８は、アンドゲート１５９、オアゲート亀６０お
よび遅延フリップフロップ１６１とによって構成されて
おり、上述した第１、第３ステート信号ＳＴ，，ＳＴ３
が供給される毎にブロックコードＢＣを取り込んで記憶
するようになっている。このブロックコード一時記憶回
路１５６〜１５８の出力側には、ノート検出回路１０３
から供給されるメモリノート信号ＭＮを制御入力とする
アンドゲート１ ６２〜１ ６４がそれぞれ設けられて
おり、メモリノート信号ＭＮが供給される毎にノートコ
ードＮＣに同期して記憶ブロックコ−ドＢＣが読み出さ
れ、遅延フリツプフロツプ１６５〜１６７においてクロ
ツク信号◇Ｂで送り出されることにより同期制御が行な
われた後にブロックコードＢＣとして出力される。また
、このサンプルホールド回路１０６にはノート検出回路
ｉ０３からノートコードＮＣが供給され、このノ山トコ
ードＮＣは遅延フリッフリフロツプ１６８〜１７１に読
み込まれた後にクロックパルスマＢのタイミングで読み
出されてブロックコードＢＣとの同期が取られた後にノ
ートコードＮＣとして出力されるように構成されている
。更に、状態制御回路１０５において発生された第４ス
テート信号ＳＴｏも遅延フリップフロップ１７２‘を読
み込まれた後に、クロックパルスぐＢのタイミングで送
り出される。なお、ィンバータ１７０３は、ノート信号
ＣＬの送出時にブロックコード・ＢＣを強制的に“０”
“０”“０”としたノート信号Ｃじ特有のキーコードＫ
Ｃを作るためのものである。以下、第９図に示す要部動
作波形図を用いて、タ上述した第５図〜第８図に示すキ
ーコーダ１００の動作を詳細に説明する。

なお、この動作説明においては、ブロックＵ５のノート
Ｂ，Ａと、フロツクＵ３のノートＢに対応した鍵が操作
されてキースイツチが閉じているものとする。第９図ａ
，ｂに示すように、前述した第３図のタイミング信号発
生回路８００から第４図ｈ，ｉに示すクロックパルスマ
＾，？Ｂが状態制御回路１０５（第７図）の遅延フリッ
プフロップ１４２，１４３に供給されると、クロックパ
ルス？Ｂのタイミングでオアゲート１５４，１５５の出
力信号をそれぞれ取り込み、クロツクパルス◇＾のタイ
ミングで出力Ｑ，，Ｑ２を送出する。

例えば、状態制御回路１０５が第９図に示す時間ｔ，に
おいて第４ステート状態、つまり待期状態であったとす
ると、第１表で示したように遅延フリップフロップ１４
２，１４３の出力信号Ｑ．，Ｑ２は“０”“０”であり
、これに伴なつてィンバータ１４４，１４５の出力は“
１”“１”となっている。したがって、アンドゲート１
５１からは一致出力としての“１”信号が送出されてお
り、この“１”信号はオアゲ−ト１５４を介して遅延フ
リップフロップ１４２の入力側に供給されるとともに、
第９図ｃに示すように第４ステート信号ＳＬ（待期状態
）の信号がアンドゲート１５１を介して送り出される。
この第４ステート信号Ｓｔは、ブロック検出回路１０４
（第６図）の各信号送出回路１２５ａ〜１２５ｅに加え
られ、各信号送出回路１２５ａ〜１２５ｅのトランジス
タ１３９をオンにして、各ブロック配線Ｂ〜Ｂの配線容
量Ｃｂをそれぞれ放電する。次に、第９図に示す時間ｔ
．−ら間においてクロックパルス◇Ｂが発生されると、
第７図に示す状態制御回路１０５の遅延フリツプフロツ
プ１４２，１４３がオアゲート１５４，１５５の出力を
夕読み込む。

この場合、オアゲート１５４の出力のみが“１”である
ために、遅延フリップフロップ１４２，１４３はそれぞ
れ“１”“０”を読み込むことになる。そして、第９図
の時庵靴２においてクロックパルス中＾が発生すると、
遅延フリップＺＯフロップ１４２，１４３は記憶信号の
送り出しを行なう。この結果、遅延フリップフロップ１
４２，１ ４３の出力Ｑ，，Ｑ２は‘‘１１’‘‘０”
となり、これに伴なつてアンドゲート１５２から第９図
ｄに示す第１ステート信号ＳＴ，が送出される。このＺ
第１ステート信号ＳＴ，は、第５図に示すノート検出回
路１０３の各信号送出回路１０９ａ〜１０９ｍに加えら
れ、各信号送出回路１０９ａ〜１０９ｍのトランジスタ
ー１２がオンする。トランジスタ１１２がオンすると、
電圧ＶＤＤが各ノート入出２力兼用端子１０８ａ〜１０
８ｍを介してキースィッチ回路１ ０２に供給され、ノ
ート配線Ｎ，〜Ｎ，３の配線容量約ｎをすべて充電する
。ノート側の配線容量Ｃｎの充電が行なわれると、これ
に応答して全キースイツチ１０１ａ〜１０１ｎのうちの
閉２成された動作キースィッチのみを介して当該動作キ
ースィッチが属するブロックＵのブロック配線Ｂに信号
が生じ、対応する配線容量Ｃｂが充電され、充電された
配線容量Ｃｂがどのブロックのものであるかによって、
動作キースィッチを含むブ３ロックが検出される。そし
て、検出されたブロックＵに対応するブロック入出力兼
用端子１０６に検出信号が供給される。一方、このブロ
ック入出力兼用端子１０６に供給された検出信号は、第
６図に示すブロック検出回路１０４の対応する検出３ブ
ロック記憶回路１２３に加えられるようになっており、
検出ブロック記憶回路１２３ａ〜１２３ｅのいずれかに
ブロック検出信号が供給されると、オアゲート１３１を
介して第９図ｇに示すェニーブロツク信号ＡＢが送り出
される。このェニチーブロック信号ＡＢは、動作キース
ィッチが検出されたブロックが存在することを表わすも
のであって、第１ステート信号ＳＴ，の送出に伴なうノ
ート配線Ｎ，〜Ｎ，３側の配線容量Ｃｎの充電に応答し
て上昇する信号となる。また、検出ブロック記憶回路１
２３ａ〜１２３ｅを構成するアンドゲート１２８の一方
の端子は、ブロック入出力兼用端子１０６ａ〜１０６ｅ
に接続されてブロック検出信号が供給され、他方の入力
端には第１ステート信号ＳＴ，が供給されている。した
がって、この第１ステートにおいて、動作キースィッチ
が検出されたブロックＵ‘こ対応する検出ブロック記憶
回路１２３においてのみ、アンドゲート１２８、オアゲ
−ト１２９を介して遅延フリツプフロツプ１３０‘こ“
１”信号が記憶される。例えば動作キースィッチの検出
されたブロックがＵ５，Ｕ３の２ブロックであるとする
と、検出ブロック記憶回路１２３ａ，１２３ｃの遅延フ
リツプフロッブ１３０‘こそれぞれブロック検出信号“
１”が記憶される。以上の動作が第１ステート動作とし
てクロックパルスＯＡの１周期間に実行される。また、
上述した動作キースィッチが存在することを表わすェニ
ーブロツク信号ＡＢが発生されると、この信号ＡＢは第
７図に示す状態制御回路１０５のアンド回路１５０１こ
供給される。

状態制御回路１０５は、ェニーブロック信号ＡＢを受け
たことによって動作キースィッチを検出したブロックが
存在することを判別して第２ステートの制御に移行する
。つまり、ェニーブロツク信号ＡＢが供給されたことに
よって、アンドゲート１５０から一致信号“１”が送出
され、この“１”信号はオアゲート１５５を介して遅延
フリツプフロップ１４３に供給される。この結果、遅延
フリップフロップ１４２，１４３は、第９図に示す時間
ｔ３においてクロツクパルスめによってそれぞれ“０”
“１”信号を読み込み、時間ｔ４においてクロックパル
ス◇＾によって出力“０”“１”を発生することになる
。この遅延フリツプフロツプ１４２，１４３の“０”“
１”出力は第１表に示すように第２ステート状態であり
、これに伴なつて状態制御回路１０５のアンドゲート１
５３から第９図ｅに示す第２ステート信号ＳＴ２が発生
される。このとき、ブロック検出回路１２３ａ，１２３
ｃの遅延フリップフロップ１３０Ｇま、前述したように
ブロック検出信号“１”を記憶されているので、対応す
るブロック優先ゲート１２４ａ，１２４ｃのオア回路１
３２には、ブロック検出信号“１”を記憶した遅延フリ
ップフロップ１３０から“１”信号が供給されている。
また、各ブロック優先ゲート回路１２４ａ〜１２４ｅの
オアゲート１３２の出力は、順次下位のブロック優先回
路１２４ｂ〜１２４ｅのオア回路１３２に接続されてお
り、ブロック検出信号を記憶した検出ブロック記憶回路
１２３ａ〜１２３ｅが１つでも存在すれば、優先順位が
最下位のブロックＵ，のブロック優先ゲート回路１２４
ｅを構成するオアゲート１３２から第９図ｈに示す“１
”信号が送出され、この信号が記憶ブロックが存在する
ことを表わすメモリブロック信号Ｍ曲となる。このメモ
リブロック信号Ｍ旧は、第７図に示す状態制御回路１
０５のアンドゲート１４６，１４８，１４９にそれぞれ
加えられる。したがって、第２ステートＳＴ２が発生さ
れるとほぼ同時にアンド回路１４６の条件が成立し、こ
れによって別の第２ステート信号ＳＴ２が発生される。
このようにして、第９図に時間ｔ４で示すように、クロ
ックパルスめ＾によって遅延フリップフロップ１４２，
１４３の信号“０”，“１”が読み出されると、第２ス
テート信号ＳＬ，ＳＬ′が発生し、これによって第２ス
テート状態の制御が行なわれる。第２ステートにおいて
は、記憶ブロックのうちの単一の記憶ブロックを抽出す
るわけであるが、この抽出動作はブロック優先ゲート回
路１２４ａ〜１２４ｅにおいて、あらかじあ定められた
所定の優先順位に従って行なわれる。

第６図ではブロックＵ５，Ｕ４・・・Ｕ，の順に優先順
位が設定されている。まず、最上位ブロックＵ５のブロ
ック優先ゲート回路１２４ａにおいては、インバータ１
３３の出力は常時“１”となっており、検出ブロック記
憶回路１２３ａの遅延フリツプフロツプ回路１３０から
ブロック検出信号“１”が供給されれば直ちにアンドゲ
ート１３５の条件が成立するようになっている。上位ブ
ロックＵ５〜Ｕ，の検出フロツク記憶回路１２３ａ〜１
２３ｅの遅延フリツプフロツプ１３０の出力は、当該ブ
ロックを担当するブロック優先ゲ−ト回路１２４ａ〜１
２４ｅのオア回路１３２を介して下位ブロック山〜Ｕ．
を担当するブロック優先ゲート回路１ ２４ｂ〜１２４
ｅに順次加えられるようになっており、上位ブロックＵ
５〜Ｕ２において検出ブロック記憶回路１２３ａ〜１２
３ｄがブロック検出信号を記憶すると下位ブロックＵ４
〜Ｕ，を担当するブロック優先ゲート回路１２４ｂ〜１
２４ｅのィンバータ１３３を介してアンドゲート１３５
に信号“０”を加え、このアンドゲート１３５をインヒ
ビットすることによって優先接続が行なわれている。し
たがって、ブロック優先ゲート回路１２４ａ〜１２４ｅ
においては、ブロック優先ゲート回路１２４ａ〜１２４
ｅのうちの１つのアンドゲート１３５のみから“１”信
号が出力されることになる。フロツクＵ５，Ｕ３におい
て動作キースィッ０チの検出が記憶されているとすると
、第９図ｅに時間ｔ４で示す第２ステートＳＴ２の期間
中にブロックＵ５を担当するブロック優先ゲート回路１
２４ａのアンドゲート１３５のみから信号“１”が出力
される。他のブロック優先ゲート回路１２４ｂ５〜１２
４ｅのアンドゲート１３５には、ブロックはを担当する
ブロック優先ゲート回路１２４ａ内のオアゲート１３２
からの“１”出力がインバータ１３３によって反転され
て供給されているため、前述した優先動作によって他の
ブロックＵ４０〜Ｕ，を担当するブロック蟻先ゲート回
路１２４ｂ〜１２４ｅのアンドゲート１３５の出力はす
べて“０”となっている。また、フロック健先ゲ−ト回
路１２４ａ〜１２４ｅを構成するアンドゲート１３５の
出力は、アンドゲート１３７においてタ第２ステート信
号ＳＴ２との一致が求められて、その出力はブロックコ
ード送出回路１２６および信号送出回路１２５ａ〜１２
５ｅのトランジスタ１４川こ供給される。各アンドゲー
ト１３６には、第２ステート信号ＳＴ２とアンドゲート
１３５の出力をィンバータ１３４で反転した信号が供給
されている。第９図の時間りこおいて、状態制御回路１
０５から送出される第２ステート信号ＳＴ２（第９図ｅ
）は、各優先ゲート回路１２４ａ〜１２４ｅの上記各ア
ンドゲート１３６，１３７にそれぞれ供給されており、
また別の第２ステート信号ＳＬ′は第５図に示すノート
検出回路１０３の検出ノート記憶回路１１０ａ〜１１０
ｍにそれぞれ供給されている。

したがって、第９図に示す時惜歌４〜ｋの間、つまり第
２ステート信号ＳＴ２の発生期間中においては、ブロッ
ク優先ゲート回路１２４ａのァンドゲート１３７の出力
のみが“１”となり、他のブロック優先ゲート回路１２
４ｂ〜１２４ｅのアンドゲート１３７の出力はすべて“
０”となる。

このようにして、ブロックＵ５の記憶のみが抽出され、
抽出された信号はブロックコード送出回路１２６および
信号送出回路１２５ａのトランジスタ１４０‘こ供給さ
れる。また、ブロック優先ゲートタ回路１２４ａのアン
ドゲート１３７の出力はインバータ１２６で反転され、
この反転出力はァンドゲート１２７をインヒビツトする
。したがって、検出ブロック記憶回路１２３ａの遅延フ
リップフロップ１３０の記憶が解かれる。しかし、他の
ブＺＯＯック優先ゲート回路１２４ｂ〜１２４ｅのアン
ドゲート１３７の出力は“０”であるため、検出ブロッ
ク記憶回路１２３ｂ〜１２３ｅのアンドゲート１２７に
インバータ１２６を介して“１”信号がそれぞれ加えら
れ、遅延フリップフロップＩ Ｚ３０の出力信号は自己
保持を続ける。したがって、ブロックＵ４〜Ｕ，の記憶
内容は保持される。ブロックＵ５を担当するブロック優
先ゲート回路１２４ａのアソドゲート１３５の出力は“
１”であり、この“１”信号はインバータ１３４を介し
２てアンドゲート１３６に供給されている。したがって
、第２ステート信号ＳＴ２が供給されても、ブロック優
先ゲート回路１２４ａのアンドゲート１３６はインバー
タ１３４の“０”出力でインヒビーソトされる。また、
他のブロックＵ４〜Ｕ，を担当する各アンドゲート１３
６は、アンドゲート１３５の“０”出力を反転した“１
”信号と第２ステート信号ＳＴ２との一致によって“１
”出力が得られ、この出力によって信号送出回路１２５
ｂ〜１２５ｅのトランジスタ１４１がオンとなる。この
ようにして、ブロックＵ５の信号送出回路１２５ａにお
いては、トランジスタ１４０がオンでトランジスタ１４
１がオフとなり、ブロック入出力兼用端子１０６ａは、
アース電位にされる。またブロックＵ４〜Ｕ，の信号送
出回路１ ２５ｂ〜１２５ｅでは、それぞれトランジス
タ１４０がオフでトランジスタ１４１がオンとなってい
る。したがって、ブロックＵ４〜Ｕ，を担当するブロッ
ク入出力兼用端子１０６ｂ〜１０６ｅはトランジスタ１
４１を介して電圧Ｖｏｏが印加され、第５図に示すキー
スィッチ回路１０２におけるブロック配線Ｂ２〜Ｂ５の
配線容量Ｃｂを充電する。これにより、ブロックＵ４〜
Ｕ，に含まれるキースィッチ１０１にそれぞれ接続され
たダイオード１０７が逆バイアスされ、これに伴なつて
ブロックＵ４〜Ｕ，に含まれるキースィッチ１０１はノ
ート配線Ｎ，〜Ｎ，３に対して電気的に完全に遮断され
る。ところが、ブロックＵ５のブロック入出力兼用端子
ｌｏ６ａは、アース電位に下げられるために、フロック
配線Ｂの配線容量Ｃｂが放電され、ブロックＵにおける
動作キースィッチ１０１を介してこのキースィッチに接
続されたダイオード１０７が導適する。この場合、ブロ
ックＵ５の各キースイツチ１０１はそれぞれノートＣ，
Ｂ・・・Ｃ＃に対応しており、各ノート配線Ｎ，〜Ｎ，
２の配線容量Ｃｎは前記第１ステート状態においてすで
に充電されているために、動作キースィッチに対応する
／ート配線（Ｎ，〜Ｎ，２）の配線容量Ｃｎが、ダイオ
ード１０７→キースイツチ１０１→ブロック入出力兼用
端子１０６ａ→信号送出回路１２５ａのトランジスタ１
４０を介して放電される。例えばブロックＵ５において
、Ｂ音、Ａ音のキースィッチが閉成されているとすると
、ノートＢ，Ａの配線Ｎ２，Ｎ４の配線容量Ｃｎが放電
され、他の配線Ｎ，，Ｎ３，Ｎ５〜Ｎ，３の配線容量Ｃ
ｎは充電されたままとなる。したがって、ノート入出力
兼用端子１０８ｂ，１０８ｄから検出ノート記憶回路１
１０ｂ，１１０ｄのインバータ１１３に信号“０”が入
力５され、他のノート入出力兼用端子１０８ａ，１０８
Ｃ，１０８ｅ〜１０８ｍからはインバー夕１１３に信号
“１”が入力される。このようにして、抽出されたブロ
ックＵ５のブロック入出力兼用端子１０６ａから該ブロ
ックＵ５における動作キー０スイッチを介して該動作キ
ースィッチに対応するノート入出力兼用端子１０８ａ〜
１０８１のいずれかが信号“０”となり、これによって
動作キースィッチがどのノートであるかが検出される。
検出ノート記憶回路１１０ａ〜１１０ｍにおし、３５て
は、ノート入出力兼用端子１０８ａ〜１０８ｍを介して
供給される信号をィンバータ１１３で反転した後にアン
ドゲート１１５にそれぞれ供給している。また、前記ア
ソドゲート１１５の他の入力端には、第７図に示す状態
制御回路１０５におくｏいて発生する特殊な第２ステー
ト信号ＳＴ２′が加えられており、この第２ステート信
号ＳＴ２′の供給時に検出されたノート（Ｂ，Ａ）に対
応する検出ノート記憶回路１１０ｂ，１１０ｄにおいて
、アンドゲート１１５、オアゲート１１６を介して遅延
フリップフロップ１１７に信号“１”を記憶する。以上
の動作を行なうことによって第２ステートが実行される
。なお、検出ノート記憶回路１１０ａ〜１１０ｍにノー
ト信号を記憶させるのに第２ステート信号ＳＴ２とは別
の第２ステート信号ＳＴ２′を使用した理由は、ブロッ
ク検出回路１０４に記憶ブロックが存在するときのみ（
メモリブロック信号ＭＢが“１”の場合）検出ノートを
確実に記憶させるようにし、また後述の第３ステートに
おいて新たな記憶がなされないようにするためである。

以上説明した第２ステートは、１クロック（ＪＡ）で終
了し、次の時間（第９図ｔ６）になると検出ノート記憶
回路１１０ｂ，１１０ｄの遅延フリップフロップ１１７
から“１”信号が並列に出力されてノート優先回路１１
１ｂ，１１１ｄに加えられる。

この時点りこおいて第３ステ−トが実行される。第３ス
テートは、記憶されたノート信号のうちから単一のノ−
トを抽出するわけであるが、この抽出はノート優先ゲー
ト回路１１１ａ〜１１１ｍにおける所定の優先順位にし
たがって実行される。

第５図に示すノート優先ゲート回路１１１ａ〜１１１ｍ
は、Ｃ，Ｂ，・・・Ｃ＃，ＣＬの順に優先順位が設定さ
れている。このノート優先ゲート回路１１１ａ〜１１１
ｍは、前述したブロック優先ゲート回路’２４ａ〜１２
４ｅの場合と同様に、最上位ノートＣのノート優先ゲー
ト回路１１１ａのインバーター２０には常時“０”信号
が供給されてその出力は常時“１”信号となってお３り
、検出ノート記憶回路１１０ａのフリップフロップ１１
７から“１”信号が供給されれば直ちにァンド回路１２
１の条件が成立するようになっている。上位に位置する
ノートＣ〜Ｃ＃を担当するノート優先ゲート回路１１１
ａ〜１１１１は、遅３延フリツプフロツプ１１７の出力
をオアゲート１１９を介して、下位のノートＢ〜ＣＬを
担当するノート優先ゲート回路１１１ｂ〜１１１ｍのイ
ンバーター２川こ供給することによって下位のアンドゲ
ート１２１をィンヒビットするように構成さ４れている
。また、各検出ノート記憶回路１１０ａ〜１１０ｍの遅
延フリップフロップ１１７の出力は、回路内のァンドゲ
ート１１４に供給され、また優先順位が上位のノートＣ
〜Ｃ＃を担当する検出ノート記憶回路１１０ａ〜１１０
１の遅延フリップフロップ１１７の出力は、同回路内の
オア回路１１９を介して下位の検出ノ‐‐「、記憶回路
１ １０ｂ〜１１０ｍを構成するァンドゲート１１４の
タ他入力側に順次供給されている。また、最上位の検出
ノート記憶回路１１０ａのァンドゲ−ト；１４には常時
信号“０”が加わるようになっており、この検出ノート
記憶回路１１０ａを構成する遅延フリップフロップ１１
７の記憶が自己保持さ０れないようになっている。しか
し、下位の検出ノート記憶回路１１０ｂ〜１１０ｍを機
成する遅延フリップフロップ１１７の記憶は、それより
も上位の検出ノート記憶回路の遅延フリップフロップ１
１７から送出される“１”信号によって自己保づ持され
るようになっている。したがって、まず第９図の時間ｔ
．６において、つまり第３ステート信号ＳＴ３の発生時
点において、ノートＢのノート優先ゲート回路１１１ｂ
から出力信号“１”が送出されてノートコード送出回路
０ １２２に供給される。

このとき、他のノート優先ゲート回路１１１ａ，１１１
ｃ〜１１１ｍの出力はすべて“０”である。次に第９図
の時間ｔ９に達すると、検出ノート記憶回路１１０ｂの
記憶が解除され、同回路１１０ｂの遅延フリップフロッ
プ１１７の出力が“０”となり、これに伴なし、ノ−ト
Ａの検出ノート記憶回路１１０ｄから“１”信号がノー
ト優先ゲート回路１１１ｄを介してノートコード送出回
路１２２に出力される。そして、次のクロツクパルス◇
Ａが時間ｔ．ｏにおいて発生されると、検出ノート記憶
回路１１０ｄの記憶が解除される。このように、すべて
の検出ノート信号の読み出しが完了すると、最下位のノ
ートを担当するノート優先ゲート回路１１１ｍのオアゲ
ート１１９から送出されるメモリノート信号ＭＮが、第
９図ｈに時間ち２で示すように“０”に変化する。

したがって、このメモリノート信号ＭＮの‘‘１”から
“０”の変化によって検出ノート記憶回路１１０ａ〜１
１０ｍの読み出し完了を知ることができる。このように
、第３ステートにおいては、検出ノート記憶回路１１０
ａ〜１１０ｍの記憶ノート数（この例ではＢとＡの２個
）に相当するクロック期間（２クロック期間）にわたっ
て記憶ノートＢ，Ａの読み出しが連続して行なわれる。

ところで、鱈号送出回路１０９ａ〜１０９ｍに設けられ
ているトランジスタ１１２は、第１ステート信号ＳＴ，
あるいは第３ステート信号ＳＴ３いずれが加えられた場
合においてもオンされるように５なつているために、こ
の実施例においては特別な第３ステート信号ＳＴ３を作
らずに、第１、第３ステート信号ＳＴ，十ＳＴ３によっ
てトランジスタ１１２を駆動するようにしている。

次に、上述の第３ステートとなり得る条件を考Ｚえて見
ると、１クロック前の状態が第２ステート状態かあるい
は第３ステート状態であることを必要とする。

第７図に示す状態制御回路１０５において、遅延フリッ
プフロップ１４３の出力信号Ｑ２をアンドゲート１ ４
７〜１ ４９に供給する。この信号Ｑ２が“１”である
ことは、第１表からも明らかなように今の状態が第２ス
テートかあるいは第３ステートのいずれかであることを
表わしている。この状態において、ブロック検出回路１
０４から記憶ブロックが存在することを示すメモリブロ
ック信号ＭＢが供給され、かつノート検出回路１０３か
ら記憶を必要とするノート信号が存在することを示すェ
ニーノート信号ＡＮが供給されると、アンドゲート１４
９の条件が成立して遅延フｌｉップフロップ１４２に“
１”信号か供給される。アンドゲート１４９の条件が成
立する場合には、アンドゲート１４８の条件も必ず成立
するために遅延フリップフロツプ１４２に“１”信号が
供給される。この結果、遅延フリツプフロップ１４２，
１４３の入力はともに“１”信号とな、り、１クロック
後にＱ，，Ｑ２出力がともに“１”となって第１表に示
す第３ステート状態となる。したがって、Ｑ．，Ｑ２が
ともに“１”信号の場合は、第３ステートを実行（実行
中）であることを示している。また、上述した第３ステ
ートに入ってもなおもヱニーノート信号ＡＮが発生され
ている場合には、アンドゲート１４７の出力信号が“１
”となって遅延フリツプフロツプ１４２，１４３にそれ
ぞれ“１”信号を供給し、その出力信号Ｑ，，Ｑ２を“
１”にして第３ステートを持続させて記憶ノートの読み
出しを続ける。遅延フリッブフロツプ１４２の出力Ｑ，
が“１”の場合は、第１ステートか第３ステートのどち
らかであるため、この信号Ｑ，を第１、第３ステート兼
用信号ＳＴ，十ＳＴ３として第５図に示すノート検出回
路１０３のトランジスタ１１２に供給している。なお、
第７図に示す状態制御回賂１０５におけるァンドゲート
１４８の条件が成立し、アンドゲート１４９の条件が成
立しない場合、つまりブロック検出回路１０４からメモ
リブロック信号Ｍ旧が供給されている状態においてノー
ト検出回路１０３からのェニーノート信号ＡＮがなくな
った場合には、この抽出ブロックにおける記憶ノートの
抽出が完了したものとして次のブロック抽出およびこれ
に伴うノートの抽出に移行する。つまり、アソドゲート
１４８の“１”出力をオアゲート１５５を介して遅延フ
リップフロップ１４３に供給することにより、遅延フリ
ップフロップ１４２，１４夕３の出力Ｑ，，Ｑ２を“０
”“１”にして第２ステート信号ＳＬを発生して第２ス
テートに強制的に移行させる。このような制御を行なう
と、第９図の時間ｔ６〜Ｌｏにおいて、第３ステートの
繰り返し処理が行ｏなわれ、検出ノート記憶回路１１０
ａ〜１１０ｍの記憶ノートをすべて抽出し終えると、第
５図に示すオアゲート１１８から出力されるェニーノー
ト信号ＡＮが“０”となる。

このことは、１つのブロックに関して第３ステート状態
を完了したこ夕とを意味する。したがって、ブロック検
出回路１０４にまだ記憶ブロックが残されている（第６
図に示すブロック検出回路１０４のオアゲート１３２か
ら出力されるメモリブロック信号ＭＢが“１”である）
とすれば、状態制御回路１０５は３０再び第２ステート
状態の制御を行なって次の記憶ブロックを抽出し、これ
に含まれる動作キースィッチに対応したノートの抽出を
行なう必要がある。したがって、第７図に示す状態制御
回路１０５のアンドゲート１４８のみが条件が成立した
場３５合には、このアソドゲート１４８の出力信号“１
”をオァゲート１５５を介して遅延フリップフロップ１
４３に供給することによってこの状態制御回路１０５を
第２ステートにもどし、前述した場合と同様に第２ステ
ート信号ＳＴ２，ＳＬ′を発４０生して第２ステート状
態の制御を行なう。この実施例の場合、ブロックＵ３の
ノートＢがまだ抽出されずに残されているために、第９
図の時間ｔ，ｏにおいてｅ，ｆに示すように、第３ステ
ート状態から第２ステート状態にもどされている。そし
て、この第２ステート信号ＳＬ（第９図ｅの時間Ｌｏ〜
上，２）によって第９図Ｍこ示すように記憶ブロックＵ
３が抽出される。そして、次のクロツクサィクルにおい
て、第９図ｆに時間ｔ，２〜ｔ，４で示すように再び第
３ステート状態に移行して該ブロックＵ３における動作
キースィッチのノートの抽出が行なわれて、第９図１に
時間ち２〜ら４で示すノートＢを抽出する。このような
動作を繰り返しながら行なうことによって、ブロック検
出回路１０４に記憶されている記憶ブロックとノート検
出回路１０３に記憶されている記憶ノートのすべてが抽
出されると、前述したヱニーフロック信号ＡＢ、メモリ
ブロック信号ＮＩＢおよびェェーノート信号ＡＮ、メモ
リノート信号ＭＮがすべて“０”となる。したがって、
第７図に示す状態制御回路１０５のアントゲート１４７
〜！５１はすべて条件が成立しなくなり、これに伴なつ
て遅延フリップフロップ１４２，１４３に供給される信
号も“０”となる。したがって、次のクロツクサィクル
においては８−十力信号Ｑ，，Ｑ２が“０’’“０’’
となり、これによって第１表に示される第４ステート、
つまり待期状態となり、これに伴なつて第４ステート信
号ＳＴｏによってブロック検出回路１０４のトランジス
ター３９がオンされてブロック配線Ｂ，〜Ｂ５がアース
されてキースイッチ回路系がリセツトされる。ところで
、上述した動作説明において、第９図の時間し〜ｔ６で
第２ステート状態に切換わると、これに伴なつてブロッ
ク検出回路１０４のブロック優先ゲート回路１２４ａか
ら“１”信号が出力３される。

このブロック優先ゲート回路１２４ａから出力される“
１”信号は、ブロックコード送出回路１２６に供給され
てブロックＵを表わすブロックコ−ドＢＣに変換される
。つまり、フロック優先ゲート回路１２４ａの出力信号
がブ。ック３コード送出回路１２６に供給されると、オ
アゲート１３８ａ〜１３８ｃから“１”“０”“１”信
号が第９図Ｍこ時間し〜ｔ６で示すように出力され、こ
れがブロックＵ５を表わすブロックコードＢＣとなる。
この場合、実施例においては、ブロック４仏〜Ｕ，を担
当するブロック優先ゲート回路１２４ａ〜１２４ｅが出
力を発生すると、ブロックコード送出回路１２６におい
て、第２表に示すブロックコードが出力されるようにハ
ード的に組まれている。第２表 次に、上述した動作説明において、第９図ｆに示すよう
に時間ｔ６〜ｔ，ｏにおいて、フロックＵｊに含まれる
ノートＢとノートＡが順次抽出された。

このノートＢとＡの抽出信号は、まず優先順位の高いノ
ートＢの信号が第５図に示すノートコード検出回路１０
３のノート優先ゲート回路１１１ｂから“１”信号とし
てノートコ−ド送出回路１２２に供給される。ノートコ
ード送出回路１２２は、ノート優先ゲート回路１１１ｂ
の出力信号が供給されると、オアゲート１２３ａ〜１２
３ｄから“１”“１”“０”“１”信号が第９図１に時
間ら〜ｔ８で示すように出力され、これがノートＢを表
わすノートコードＮＣとなる。また、次のクロックタィ
ミングにおいてノート鞍先ゲート回路１１１ｄからノー
トコード送出回路１２２に出力信号が供給されると、オ
アゲート１２３ａ〜１２３ｄから“１”“０”“１”“
０”信号が第９図１に時間ら〜ｔ，ｏで示すように出力
され、これがノートＡを表わすノートコ−ドＮＣとなる
。この場合、ノート検出回路１０３も上述したブロック
検出回路１０４のブロックコ−ド送出回路１２６の場合
と同様に、ノートＣ，Ｂ・・・Ｃ＃，ＣＬを担当するノ
−ト優先ゲート回路１ １１ａ〜１１１ｍが出力を発生
すると、ノートコード送出回路１２２から第３表に示す
ノートコードＮＣが出力されるようにハード的に組まれ
ている。

第３表 したがって、上述したように構成されたブロック検出回
路１０４およびノート検出回路１０３からは、第９図ｋ
，１に示すように、第２ステート状態において最も優先
順位の高い記憶ブロック（この実施例においてはブロッ
クＵ５）がコード化Ｚされて抽出され、次のク。

ックパルスＯＡで第３ステート状態に移行する。第３ス
テート状態においては、先に抽出されたブロックＵ５に
含まれる記憶ノート（この実施例においてはノートＢ’
Ａ）が厭次コード化されて抽出され、記憶ノート２の抽
出が完了すると第４ステート状態（待期状態）に移行ま
たは第２ステート状態にもどる。これは、記憶ブロック
の有無によって第４または第２ステート状態が選択され
るものであり、実施例に示すように記憶ブロックＵ３が
残されている場２合には、第２ステート状態にもどされ
て第９図ｋに示すようにブロックＵ３の抽出が行なわれ
る。ブロックＵ３の抽出が完了すると、次のクロックパ
ルスで＾で第３ステート状態にふたたび移行して、第９
図１に示すように記憶ノートＢの抽出を３行なう。この
ような動作を記憶ブロックおよび記憶ノートがすべて抽
出されるまで繰り返して行ない、すべての抽出動作が先
了したならば上述した第４ステート（侍期、比態）とな
る。このような動作（第１〜第４ステート）を順次繰り
返して実行することにより、操作キースイッチが含まれ
るブロックとノートが順次コード化して抽出される。し
かし、このブロック検出回路１０４およびノート検出回
路１０３から出力されるブロックコードＢＣおよびノー
トコードＮＣは、第９図ｋ，１に示すように、その発生
時点にずれが生じているために、このままの状態で後段
の回路に供給すると不都合が生ずる。したがって、この
ブロックコードＢＣおよびノートコードＮＣは、第８図
に示すサンプルホールド回路１０６に供給し、ここにお
いて両信号の発生タイミングを合わせて、ブロックコー
ドＢＣとノートコードＮＣからなるキーコードＫＣとし
た後に後段の回路に供給している。また、このサンプル
ホールド回路１０６は、ノートＣＬに対する特殊なブロ
ックコードＢＣを作る働きも行なっている。以下、第８
図に示す具体回路を用いてサンプルホールド回路１０６
の動作を詳細に説明する。０ 第９図ｋに示すように、
時間ｔ４において第６図に示すブロックコード送出回路
１２６からブロックＵ５を表わす３ビットＫＢ〜ＫＢ３
のブロックコードＢＣが出力されると、このブロックコ
ードＢＣは各ビットＫＢ．〜ＫＢ３毎にサンプルホール
ド回路１夕０６のブロックコード一時記憶回路１５６〜
１５８にそれぞれ供給される。

各ブロックコード一時記憶回路１５６〜１５８は、ブロ
ックコードＢＣの各ビット信号ＫＢ〜ＫＢ３をオアゲー
ト１６０を介して遅延フリツプフロップ１６１に供給す
るこ０とによってクロックパルスＯＢのタイミングで記
憶を行なう。そして、次のクロックパルス中＾が供給さ
れると、各遅延フリップフロップ１６１の記憶内容が読
み出されて各アソドゲート１６２〜１６４に供給される
。また、各遅延フリップフロタツプ１６１の出力信号は
、アンドゲート１５９とオアゲート１６０を介して遅延
フリップフロップ１６１の入力側に供給されている。そ
して、アンドゲート１５９が関となる期間つまり第１、
第３ステート状態においては、各遅延フリップフロッ３
０フ。１６１の記憶出力信号がその入力側に供給され、
更にクロックパルスでＢによる読み込みおよび１クロツ
ク遅延したクロックバルス？〈による記憶信号の読み出
し動作を続けて自己保持することになり、これによって
ブロックコードＢＣの各３５ビットＫＢ〜ＫＢ３を各ブ
ロックコード一時記憶回路１５６〜１５８に記憶する。

したがって、このフロックＵ５を表わすブロックコード
ＢＣは、第３ステート状態を続けている期間は保持し続
けられることになる。一方、ブロックコード一時記憶回
４０路１５６〜１５８の出力信号は、各アンドゲート１
６２〜１６４の一方の入力信号として供給されており、
ノート検出回路１０３から供給されるメモリノート信号
ＭＮとの一致を求めるようになっている。つまり、ノー
ト検出回路１０３に記億ノ−トが存在することを表わす
メモリノート信号ＭＮが供給されると、ブ。ツクコード
出力ゲートを構成するアンドゲート１６２〜１６４の各
ブロックコード一時記憶回路１５６〜１５８の記憶出力
信号が出力されて遅延フリップフロップ１６５〜１６７
に供給される。したがって、ブロックコード出力ゲート
回路を構成するアンドゲート１６２〜１６４からは、ブ
ロックＵ５に含まれる記憶ノートを抽出している期間の
み、第９図ｍに示すフロックＵ５のブロックコードＢＣ
を出力し続けることになり、これによって第９図１に示
すノートコードＮＣの発生期間全体にわたってブロック
コードＢＣが得られて両者の同期が取られる。次にブロ
ックＵ５に含まれる記憶ノートＢ，Ａの抽出が完了する
と、メモリノート信号ＭＮが‘１０’’となるために、
アンドゲート１６２〜１６４が閉じて、ブロックコード
一時記憶回路１５６〜１５８に記憶されているブロック
Ｕ５を表わすブ。ックコードＢＣの送出を遮断する。ま
た、メモリブロック信号ＭＢが“１”の状態、つまり記
憶ブロックが存在する状態においてメモリノート信号Ｍ
Ｎが“０”になると、前述した第７図に示す状態制御回
路ＩＱ５が第２ステート状態にもどされる。この結果「
各ァンドゲート１５９が閉じてブロックコード叫時記憶
回路１５６〜１５８の記憶内容がクリアされる。アンド
ゲート１６２〜１６４から送出されたブロックコードＢ
Ｃは、各遅延フリッブフロップ１６５〜１６孔こそれぞ
れ供給され、ここにおいてクロツクパルスＯＢのタイミ
ングでブロックコード出力ＢＣとして第９図ｎに示すよ
うに送り出される。・また、ノートコード送出回路１２
２から出力されたノートコードＮＣは、遅延フリップフ
ロップ１６８〜１７１に供給され、ここにおいてクロツ
クパルス中ｏのタイミングでノートコード出力ＮＣとし
て第９図ｏに示すように送出される。したがって、サン
プルホールド回路１ ０６から出力されるブ。ックＵ５
を表わすブロックコード出力ＢＣとこのブロックＵ５に
含まれるノートＢ，Ａを表わすノートコード出力ＮＣは
それぞれタイミングが一致した状態で出力４されること
になり、この３ビットのブロックコードＢＣと４ビット
のノートコードＮＣの両者が合わされて並列７ビット構
成のキーコードＫＣを構成している。よって、この各７
ビットのキーコードＫＣは、操作キースィッチの内の１
個を表わしていることになり、ブロックＵ５のノートＢ
に対応する鍵を操作した場合には、前述した第２、第３
表から、ブロックコードＢＣが“１０ｒとなり、またノ
ートコードＮＣは“１１０１”となり、両者を合わせて
作られる７ビット構成のキーコードＫＣは“１０１１１
０ｒとなる。サンプルホールド回路１０６は、このよう
な処理を順次行なって、第９図ｎ，ｃに示すように時情
靴７のタイミングでブロッ０クいのノートＢを表わすキ
ーコード“１０１１１０１”を出力し、時間ら‘こおい
てブロックＵ５のノートＡを表わすキーコード“１０１
１０１びを出力する。このような処理が行なわれ、前述
したメモリノート信号ＭＮが“０”となると、前述した
よう夕に第２ステート状態にもどされて次の記憶ブロッ
ク（この実施例ではブロックＵ３）が抽出される。この
抽出されたブロックＵ３を表わすブロックコードＢＣは
、サンプルホールド回路１０６の各ブロックコード一時
記憶回路１５６〜１５８に供給０され、第３ステート信
号ＳＬによって記憶状態が保持し続けられる。そして、
この第３ステート信号ＳＬが発生されると、このブロッ
クに含まれるノート（この実施例ではノートＢ）が抽出
されてサンプルホールド回路１０６の遅延フリップフロ
ツプ１６８〜１７１に供給され、ここからクロツクパル
スＯＢのタイミングで出力される。また、フロックコー
ド一時記憶回路１５６〜１５８に記憶されているブロッ
クコードＢＣは、メモリノート信号ＭＮ‘こよって遅延
フリップフロップ１６５〜１６７に供給され、クロック
パルス少８のタイミングで出力されてノートコードＮＣ
との同期が取られ、このサンプルホールド回路１０６か
らブロックＵ３のノートＢを表わす７ビット構成のキー
コード“０１１１１０１”が出力される。以上の動作を
完了することによって、操作されたすべてのキースィッ
チ（この実施例においては３個のキースィッチ）が対応
するキーコードＫＣに変換されてデジタル的に検出され
る。また、このサンプルホールド回路１０６は、ブロッ
クコードＢＣとノートコードＮＣの送出タイミングを合
わせて７ビット構成によるキーコードＫＣを出力する動
作の他に、ノートＣＬに対する特別なブロックコードＢ
Ｃを形成する働きを行なっている。

これは、ノートＣＬが本来ブロックＵ，とは別のブロッ
クに含まれるべきものであるが、キースイツチ回路１０
１におけるグループ分けの都合上からブ。

ツクＵ，に含ませたためである。したがって、ノートＣ
ＬのブロックコードＢＣはＵ，のブロックコードＢＣと
は異ならせる必要がある。このため、この実施例におい
てはノ−トＣＬから信号が得られた場合には、特殊なブ
ロックコード８Ｃを強制的に発生させて、ノートＣＬを
表わすキーコードＫＣを形成している。この特殊ブロッ
クコーＺドＢＣの発生は次のようにして行なわれる。ノ
ートＣＬに対応するキースィッチ１０１ｎが操作される
と、このキースイツチ１０１ｎはブロックＵ，に含まれ
るために、ブロックコード送出回路１２６からブロック
Ｕ，を表わすブロックコードＺ“００１”が出力されて
、サンプルホールド回路１０６のブロックコード一時記
憶回路１５６〜１５８に記憶される。一方、ノート検出
回路１０３は、第３ステート状態においてノート優先ゲ
ート回路１１１ｍのアンドゲート１２１から出力信号が
発生され、この出力信号がノートコード送出回路１２２
においてノートＣＬを表わすノートコ．−ド“１１１０
’’に変換ごれて出力される。この場合、ノート優先ゲ
ート回路１１１ｍのアンドゲート１２１から出力される
信号ＣＬは、サンプルホールド回路１０６のインバータ
ー７３に供給され、その反転出力信号でアンドゲート１
６２をインヒビツトする。この結果、前述したブロック
Ｕ，を表わすブロックコード“００１’’は、その“１
”信号がアンドゲート１６２においてインヒビツトされ
るために“００ぴとなる。この場合、ブロックＵ，〜Ｕ
５には“ｏ０び なるコードが割り当てられていないた
めに、この“０００１’なるコードは第６番目のフロツ
クコードＢＣとなる。このブロックコードＢＣはノート
ＣＬに対応するキースィッチ１０１ｎが操作された状態
においてのみ送出されるために、このブロックコードＢ
ＣによつてブロックＵ，において重複して割り当てられ
ているノートＣとノートＣＬを表わすノートコードとの
判別が行なえる。なお、サンプルホールド回路１０６に
設けられている遅延フリップフロップ１７２は、状態制
御回路１０５において発生される信号ＳＴｏをクロツク
パルスめ８のタイミングで出力することによって１クロ
ック時間遅延されたスタート信号Ｘとし、後述するキー
オン・オフ検出回路２０２に供Ｖ給しているものである
。以上の説明が操作されたキースィッチを検出して対応
するキーコードＫＣを発生するキーコーダ１００の詳細
動作説明である。

チヤンネルプロセツサ２００ 次に、チャンネルプロセッサ２００の構成およびその動
作を詳細に説明する。

第１０図〜第１３図はチャンネルプロセッサ２００を構
成するキーコードメモリ２０１、キーオン・オフ検出回
路２０２、トランケート回路２０３および押鍵状態メモ
リ２０４の具体的な実施例を示す回路図である。第１０
図に示す第１の記憶手段を構成するキーコードメモリ２
０１は、キーコードＫＣの各ビットＫＮ．〜Ｋ＆毎にシ
フトレジス夕２０５ａ〜２０５ｇを有しており、このシ
フトレジスタ２０５ａ〜２０５ｇのステージ数（記憶位
置の数）は、同時に発音できる楽音数、つまりチャンネ
ル数（この実施例では前述したように８チャンネル）に
一致している。そして、このシフトレジスタ２０５ａ〜
２０５ｇは、第４図ａに示すクロックパルスめ．と、こ
のクロツクパルス◇，に対して逆位相のクロツクパルス
中２とからなる２相クロックパルスによって駆動されて
順次シフトし、最終段から出力される出力信号は各アン
ドゲート２０６ａ〜２０６ｇおよび各オアゲート２０７
ａ〜２０７ｇを介して各シフトレジスタ２０５ａ〜２０
５ｇの各入力側に帰還されるようになっている。したが
って、シフトレジスタ２０５ａ〜２０５ｇは全体として
並列のビット構成によるキーコートＫＣをチャンネル数
だけ記憶することができるステージ数を有する８ステー
ジ７ビットの循環シフトレジス夕を構成していることに
なる。また、この各シフトレジスタ２０５ａ〜２０５ｇ
の入力側には、ビットＫＮ，〜ＫＢ３によって構成され
るキーコードＫＣが各アンドゲート２０８ａ〜２０８ｇ
および各オアゲート２０７ａ〜２０７ｇを介して供給さ
れている。したがって、ライン２０９に後述するキーオ
ン・オフ検出回路２０２からセット信号が供給されると
、各アンドゲート２０８ａ〜２０８ｇが開いて、キーコ
ードＫＣの各ビット信号ＫＮ，〜ＫＢ３が取り込まれ、
各シフトレジスタ２０５ａ〜２０５ｇのまだキーコード
ＫＣが割当てられていないチャンネルに対応するステー
ジ部分にすべて書き込まれて記憶保持されており、これ
が本発明の重要な部分となっている。記憶されたキーコ
ードＫＣ（ＫＮ，〜ＫＢ３）がどのチャンネルに割当て
られているかは、クロツクパルスぐ・，○２で駆動され
ている各シフトレジスタ２０５ａ〜２０５ｇの出力タイ
ミングによって判別することができる。これは、クロツ
クパルスＪ，，ぐ２と時分割的に割当て処理が行なわれ
るチャンネルとが同期しかっ対応しているためである。
したがって、各チャンネルに割当てられた記憶キーコー
ドＫＣは、第４図ｂ‘こ示すチャンネル時間毎に順次時
分割的に出力端子２１０ａ〜２１０ｇに出力されるとと
もに、各シフトレジスタ２０５ａ〜２０５ｇの入力側に
も帰還されて記憶が保持し続けられる。なお、オアゲー
ト２０７ｇにはイニシアルクリア信号ＩＣが供給されて
そのタイミングで強制的に“１”信号を書き込むように
なっている。次に、第１１図に示すキーオン・オフ検出
回路２０２は、キーコード比較回路２１１を有しており
、上記キーコードメモリ２０１の各シフトレジスタ２０
５ａ〜２０５ｇから出力される記憶キーコードＫＣとキ
ーコーダ１００から現在供給されているキーコードＫＣ
とを比較している。この場合、キーコード比較回路２１
１に供給される各チャンネルに対応した記憶キーコード
ＫＣは、第４図ｂに示す１割当て時情ｍＰの間に２回循
環して供給されるようになっている。つまり、前半割当
て期間ＴＰ，（第４図）で第１〜第８までの各チャンネ
ル時間が１循環し、後半割当て時間ＴＰ２（第４図）に
おいてもう１循環するためである。これに対し、キーコ
ーダ１００のサンプルホールド回路１０６から出力され
るキーコードＫＣは、第４図ｉに示すクロックパルス少
Ｂによって読み出されているために、このキーコードＫ
Ｃの内容は１割当／て期間ＴＰの間は変化しない。した
がって、このように構成された回路においては、１割当
て期間ｍＰ内において各シフトレジス夕２０５ａ〜２０
５ｇの内容を２回循環させて出力させることにより、前
半割当て期情訂Ｐ，において現在キーコーダ１００から
出力されているキーコードＫＣがすでに記憶されている
か否か（すでにあるチャンネルに割当てられているかど
うか）の比較動作を行ない、後半割当て期間ｍＰ２にお
いては前半の比較結果に基すく割当て動作を行なう。ま
た、上記キーコード比較回路２１１から出力される一致
検出信号ＥＱは、上記比較の結果一致が得られた場合が
“１”で不一致の場合は“０”である。検出したキーコ
ードＫＣがどのチャンネルに割当てられているキーコー
ドＫＣと一致したのかは、一致検出信号ＥＱが“１”と
なったチャンネル時間によって判定される。そして、例
えば前半割当て期間ＴＰ，の終了時において、キーコー
ド比較回路２１ １から一致検出信号ＥＱとして“０”
信号（入力キーコードＫＣがまだどのチャンネルにも割
当てられていないこと、すなわち新たに鍵が押圧された
ことを示す）が出力されると、アンドゲート２１２の出
力もこれに伴なつて“０”となる。この結果、アンドゲ
ート２１２の“０”出力信号はオアゲート２１３および
アンドゲート２１４を介して遅延フリップフロップ２１
５に記憶される。この場合、アンドゲート２１４の一方
の入力端には、第４図ｆに示すパルス信号Ｓ，６が供給
されているために、遅延フリップフロップ２１５の記憶
内容は、１割当て期情ｍＰの終了時まで保持される。そ
して、この遅延フリップフロップ２１５の出力信号“０
”は、インバー夕２１６において反転した後に、アンド
ゲート２１７に供給される。この場合、チャンネル数に
対応した記憶ステージ数（この実施例では８ステージ）
を有し、クロックパルスＣＩ，？２によって各チャンネ
ル時間に同期して駆動されるシフトレジスタ２１８が設
けられており、このシフトレジスタ２１８‘こは各チャ
ンネルの割当て状態が空白チャンネル“０”、割当てチ
ャンネル“１”として書き込まれて順次シフトしている
。したがって「このシフトレジスタ２１８の出力を判別
しかつその“０”出力の発生チャンネル時間によって空
白チャンネルが指定される。後半割当て糊鷲町Ｐ２にお
いて、シフトレジス夕２１８から空白チャンネルを示す
“０”出力が発生されると、“０”信号はィンバ一夕２
１９を介してアンドゲート２１７に供給される。この場
合、アンドゲート２１７の他の３つの入力端にはィンバ
ー夕２１６を介して供給された“１”信号、第４図ｄに
示すパルスＳｏ〜Ｓ，６およびキーコードＫＣが供給さ
れていることを検出するオアゲート２２０からの“１”
信号がそれぞれ供給されているために、シフトレジス夕
２１８から空白チャンネルに対応したチャンネル時間に
“０”信号が出力される毎にアンドゲート２１７の出力
も“１”となり、この“１”信号が第１キーコードメモ
リ２０１のライン２０９にセット信号として供給される
。このセット信号が供給されると、キーコードメモＩＪ
２０１は前述したように入力キー タコードＫＣを空白
チャンネルに対応したステージに記憶する。この場合、
シフトレジスタ２１８はすべての空白チャンネルに対し
てその対応するチャンネル時間に“０”信号を出力する
ために、第１キーコードメモリの空白チャンネルに対応
するＺＯステージにそれぞれ同一の入力キーコードＫＣ
が書き込まれることになる。アンドゲート２２１（第１
１図）は、アンドゲート２１７のゲート入力とトランケ
ート信号とをゲート入力としている。このトランケート
信号については後述するよＺうに最も古く雛鍵されたチ
ャンネルを判別して対応チャンネル時間に発生されるも
のであり、特に後半割当て時間の該当するチャンネル時
間に１個のみ発生するようになっている。したがって、
アンドゲート２２１からは、アンドゲート２１７か２ら
送出されたセット信号によって入力キーコードＫＣが書
き込まれた各ステージに対応するチャンネルのうち、最
も古く雛鍵されたチャンネルに対応するチャンネル時間
に“１”信号が出力される。このアンドゲート２２１の
“１”出力信号２は、オアゲート２２２を介してシフト
レジスタ２１８の対応するステージ、つまりアンドゲー
ト２１７から出力されたセット信号で入力キーコードＫ
Ｃが書き込まれたステージに対応するチャンネルでかつ
トランケート信号で指定された最も古く３離鍵されたチ
ャンネルに対応するシフトレジスタ２１８の記憶ステー
ジにすでに割当てが完了していることを表わす“１”信
号が書き込まれる。以上の動作を行なうアンドゲート２
１７，２２１およびトランケート回路２０３等により第
１の制御手段が構成される。次に、入力キーコードＫＣ
がすでにキーコードメモリ２０１に記憶されていてある
チャンネルへの割当てが完了している場合について説明
する。

入力キーコードＫＣがすでにあるチャンネルに割当てら
れている場合には、キーコード比較回路２１ １の一致
検出信号ＥＱは“１”となる。この一致検出信号ＥＱ＝
“１”は、アンドゲート２１２に供給される。このアン
ドゲート２１２の入力はシフトレジスタ２１８の出力を
除いてすべて“１”である。したがって、一致検出信号
ＥＱが“１”でかつシフトレジスタ２１８の出力信号が
“１”であるタイミングにおいてアンドゲート２１２は
条件が成立して“１”信号が出力される。この“１”信
号はオアゲート２１３およびアンドゲート２１４を介し
て遅延フリップフロップ２１５に供給され、前述した場
合と同機に１割当て期間ＴＰ（第４図）の終了時まで保
持される。しかし、この遅延フリップフロップ２１５の
出力側にはインバータ２１６が設けられており、キーコ
ード比較回路２１１から一致検出信号ＥＱ＝“１”が出
力された状態においてはアンドゲート２１７およびアン
ドゲート２２１から“１”信号を得ることができず、割
当て動作は実行されない。以上の動作はキーオン・オフ
検出回路２０２における入力キーコードのチャンネル割
当て動作である。次に、キーオン・オフ検出回路２０２
の雛鍵検出動作について説明する。上述したチャンネ０
ル割当て動作において、アンドゲート２２１からは割当
てが実行されたチャンネルに対応するチャンネル時間に
“１”信号が出力されてシフトレジスタ２１８のそのチ
ャンネルに対応するステージにこのチャンネルの割当て
が完了していることをタ表わす“１”信号が書き込まれ
た。したがって、このシフトレジスタ２１８は、各チャ
ンネルの割当状態を記憶していることになり、このシフ
トレジス夕２１８の記憶情報は、チャンネル時間に対応
したクロックパルス◇，，少２で順次シフトさ０れ、最
終段から順次出力されて次に説明する押鍵状態メモリ２
０４に供給されるとともに、アンドゲート２２３および
オアゲート２２２を介して入力側に加えられることによ
卵項次循環して記憶が保持されている。３５ 一方、ア
ソドゲート２２１から出力される割当てチャンネルを示
す信号は、オアゲート２２４を介して、シフトレジスタ
２１８と同一構成による８ステージシフトレジスタ２２
５に順次書き込まれて記憶される。

したがって、この時点において４０はシフトレジスタ２
２５の内容はシフトレジスタ２１８の内容と同一となり
、また同一のクロツクパルス少・，ぐ２によって順次シ
フトされている。したがって、この最終段から出力され
た信号は、アンドゲート２２６を介して入力側にもどさ
れて保持状態を続けている。次に、前述した第８図のサ
ンプルホールド回路１０６の遅延フリップフロップ１７
２からクロツクパルスＯＢによってスタート信号Ｘ、つ
まり、操作キースィッチのすべてを対応するキーコード
ＫＣに変換して送り出しを完了する毎に設定される第４
ステート状態（待期状態）が作られる毎にクロックパル
スＯＢのタイミングで送り出される信号Ｘが供給される
と、この信号Ｘはインバータ２２７を介してアンドゲー
ト２２６に供給され、アンドゲート２２６がインヒビツ
トされて、これによりシフトレジスタ２２５の記憶内容
がすべてリセットされる。

このリセット動作が完了した後、シフトレジス夕２２５
はアンドゲート２２１の出力信号およびアンドゲート２
２８を介してアンドゲート２１２の出力信号を書き込む
。このような動作を行なわせることによって、シフトレ
ジスタ２２５には、第４ステート（待期状態）後におい
て操作されているキースィッチが割当てられたチャンネ
ルに対応するステージに“１”信号が書き込まれ、次の
スタート信号×が発生するまで自己保持する。これに対
し、シフトレジスタ２１８はリセット動作を何ら行なっ
ていないために、その後に離鍵されたチャンネルに対し
てもその対応するステ−ジに“１”信号を記憶し続けて
いる。

この場合、次に再び第４ステート状態となってスタート
信号×が供給されると、シフトレジスタ２２５の出力信
号が入力側に帰還されなくなるがィンバータ２２９を介
してナンドゲート２３川こ供給される。このナンドゲー
ト２３川こは、第４図ｃに示すパルス信号Ｓ，〜Ｓ８、
スタート信号Ｘ、シフトレジスタ２２５の反転出力信号
およびシフトレジスタ２１８の出力信号が供給されてい
る。したがって、第４ステート状態でかつパルス信号Ｓ
，〜Ｓ８の期間（前半割当て期間ＴＰ，）においてのみ
シフトレジスタ２１８とシフトレジス夕２２５の出力が
比較されることになる。そして、シフトレジスタ２１８
の出力が“１”でシフトレジス夕２２５の出力が“０”
となっている場合、つまり最も新しい第４４ステーート
状態後において、そのチャンネルにキーコードＫＣが供
給され続けていない場合（すなわち雛鍵されている）に
は、ィンバータ２２９の出力が“１”となるために、ナ
ンドゲート２３０の出力が“０”となって離鍵状態にあ
るチャンネルを検出する。したがって、このナンドゲー
ト２３０から出力される“０”信号のチャンネル時間を
判別することによってどのチャンネルで離鍵さ夕れたの
かがわかる。このナンドゲート２３０の“０”出力信号
は、アンドゲート２２３をィンヒビットするために、シ
フトレジスタ２１８の“１”出力信号が入力側にもとさ
れなくなり、これによってすでに離鍵されているチャン
ネルに対０応したステージの“１”信号が強制的に“０
”信号に書き変えられる。以上の動作を行なうナンドゲ
ート２３０、シフトレジスタ２２５等により第２の制御
手段が構成される。なお、２３１はナンドゲート２３０
から出力さ夕れる雛鍵チャンネルを検出したことを表わ
す“０”信号を反転した“１”信号を次に説明するトラ
ンケート回路２０３に供給するィンバータであり、２３
２，２３３は後述するィネーブル信号ＩＮＢによつてシ
フトレジスタ２ １ ８．２ ２ ５にｏ“１”信号を
強制的に書き込ませるためのィンバータである。

次にトランケート回路２０３について説明する。

第１２図はトランケート回路２０３の具体的な実施例を
示すものであって、上述したキーオタン・オフ検出回路
２０２のナンドゲート２３０から雛鍵されたチャンネル
が検出されると、この離鍵チャンネル検出信号はィンバ
ータ２３１において“１”信号に反転されてオアゲート
２３４を介して遅延フリップフロップ２３５に記憶され
る。この遅延フリップフロップ２３５の出力信号はアン
ドゲ−ト２３６およびオアゲート２３４を介して入力側
にもどされて保持される。したがって、この遅延フリッ
プフロップ２３５の帰還路に設けられているアンドゲー
ト２３６の他の入力には、第４図ｆに示すパルス信号Ｓ
，６が供給されているために、割当て期間ＴＰの終了時
まで保持された後にリセットされる。この状態において
、キーオン・オフ検出回路２０２のシフトレジスタ２１
８から出力が送出されると、後半割当て期間（パルスＳ
９〜Ｓ，６）において割当てが行なわれていないチャン
ネルに対応したチャンネル時間に、ィンバ−夕２３７か
ら“１”信号が供給されるため、アンドゲート２３８か
らシフトレジス夕２１８の“０”出力に対応してパルス
信号が送り出される。なお、後述説明するがナンドゲー
ト２３９の出力およびィネーブル信号ＩＮＢはこの場合
“１”である。このアンドゲート２３８の出力信号は、
加算器２４０の入力端子ＣＩに供給され、これによって
入力端子Ａ，〜Ａ３に供給される３ビットの タ被加算
信号に「１」が加算され、この加算結果が３ビットの信
号として出力端子Ｓ，〜Ｓ３から出力される。この場合
、加算器２４０の出力端子Ｓ，〜Ｓ３には、ィンバータ
２３７の出力を一方の入力信号とするアンドゲート２４
１ａ〜２４１ｃがそれぞＺれ接続されており、ィソバー
タ２３７から“１”信号が出力された場合のみ、つまり
害８当てが行なわれていないチャンネルに対応したチャ
ンネル時間の時のみアンドゲート２４１ａ〜２４１ｃが
開かれてオアゲート２４２およびアンドゲート２４Ｊ３
，２４４を介してシフトレジスタ２４５ａ〜２４５ｃの
入力端にそれぞれ供給されるようになっている。なお、
アンドケ・ート２ ４ ３，２ ４ ４は、ィンバータ
２４６を介して供給される“１”信号（この場合にはイ
ニシアルクリア信号ＩＣが発生されていない）によって
開かれている。シフトレジスタ２４５ａ〜２４５ｃはチ
ャンネル数と一致する記憶ステージ（この実施例では８
ステージ）を有するシフトレジスタによって構成されて
おり、チャンネル時間に同期したクロックパルスＣＩ，
中２によって順次シフトされて最終段から出力信号が送
出されている。このシフトレジス夕２４５ａ〜２４６ｃ
の各出力信号は、前述した加算器２４０の被加算信号用
の各入力端子Ａ．〜Ａ３にそれぞれ供給されている。し
たがって、これらの部分はキーオン・オフ検出回路２０
２が前述した離鍵を検出する毎に各シフトレジスタ２４
５ａ〜２４５ｃの各ステージのうち、シフトレジスタ２
１８の空白チャンネルに対応したステージにおいて、現
在のカウント値に順次１加算するような離鍵チャンネル
経過記憶回路２４７を構成していることになる。この雛
鍵チャンネル経過記憶回路２４７は、８ステージ構成に
よるシフトレジス夕２４５ａ〜２４５ｃを３段並列構成
として使用しているために、各チャンネル毎に与えられ
た並列３ビットの離鍵経過信号がチャンネル時間に対応
して順次シフトしていることになり、最も古く雛鍵され
たチャンネルに対応するチャンネル時間に最も大きな値
の雛鍵経過信号が３ビット信号（バィナＩＪーコード）
として出力される。この場合、離鍵チャンネル経過記憶
回路２４７は、前述したように３ビット構成となってい
るために、その出力値の最大は７ ぐ１１ｒ）となり、
これに１加算を行なうと０ （‘‘００び）となって最
古の離鍵チャンネルが最も新しく離鍵されたものとなっ
てしまう不都合がある。このため、各シフトレジスタ２
４５ａ〜２４５ｃの出力側には、３ビット信号の一致を
求めるナンドゲート２３９が設けられており、このナン
ドゲート２３９の出力信号によってアンドゲート２３８
をインヒビツトすることによりそのチャンネルにおいて
は以後の加算を停止して上述した不都合を除去している
。以上のような動作を行なわせることによって、以後に
説明する回路に５よって雛鍵の最も古いチャンネルから
順次割当て動作を行なうことができる。これは、離鍵後
においてサステインが加わっているために、操作された
鍵が多い場合には、最も古い離鍵チャンネルを判別して
新たなキーコードを割当てる必要がある０ためである。
鱗鍵チャンネル経過記憶回路２４７から各チャンネル時
間に対応して出力される３ビットの離鍵経過信号は、各
ビット毎にアンドゲ−ト２４８ａ〜２４８ｃおよびオア
ゲート２４９ａ〜２４９ｃを介して遅延フリップフロッ
プ２５０５ａ〜２５０ｃに供給されて記憶されるように
なっている。この場合、各遅延フリップフロップ２５０
ａ〜２５０ｃに記憶された３ビットの信号は、クロック
パルス■，で読み込まれてクロックパルスめ２で読み出
されているために、１クロックパ３０ルス分だけ遅延さ
れて出力されることになり、この各出力信号は各アンド
ゲート２５１ａ〜２５１ｃおよび各オアゲート２４９ａ
〜２４９ｃを介して入力側にもと、されて記憶が保持さ
れるようになっている。したがって、遅延フリップフロ
ップ２３夕５０ａ〜２５０ｃは、３ビット信号を記憶す
る記憶回路を構成していることになる。遅延フリップフ
ロツプ２５０ａ〜２５０ｃの出力信号は、３ビットの離
鍵経過信号として比較器２５２に供給される。比較器２
５２は、遅延フリップフロップ２４０ ５０ａ〜２５０
ｃから供給される１クロック時間遅延された雛鍵経過信
号Ｂと離鍵チャンネル経過記憶回路２４７から供給され
る新たな雛鍵経過信号Ａとを比較し、Ａ＞Ｂの場合のみ
“１”出力を発生するように構成されている。この比較
器２５２から出力された“１”信号は、ノアゲート２５
３を介して各アンドゲート２４１ａ〜２４１ｃに“０”
信号として供孫蒼されるために、各遅延フリップフロツ
プ２５０ａ〜２５０ｃの出力が入力側にもどるのを阻止
する。また、この比較器２５２から出力された“１”信
号は、アンドゲート２５４に供給されるために、このア
ンドゲート２５４が前半割当て期間ＴＰ，における比較
器２５２の出力送出タイミングにおいてアンド条件が成
立し、その出力によって記憶回路２４７からの新たな雛
鍵経過信号Ａの各ビット信号がアンドゲート２４８ａ〜
２４８ｃを介して遅延フリップフロップ２５０ａ〜２５
０ｃに記憶される。したがって、これらは各チャンネル
の雛鍵経過信号のうち最大のものを抽出する最大離鍵経
過信号抽出回路２５５を構成していることになり、前半
割当て期間ＴＰ，の終了時には最大雛鍵経過信号のみが
遅延フリップフロップ２５０ａ〜２５０ｃに記憶され、
パルス信号Ｓ，６（第４図ｅ）によって１割当て期間Ｔ
Ｐの終了とともにリセットされる。また、前半割当て期
間ＴＰ，において発生されるアンドゲート２５４の出力
信号は「各アンドゲート２５６ａ〜２５６ｃに供給され
、このタイミングにおいて、第３図に示すタイミング信
号発生部８００から出力される３ビットの各チャンネル
をコート化した信号、すなわちチャンネルコードＨＣ，
〜ＨＣ３（チャンネル時間をバィナリーコード‘こした
もの）を各オアケーート２５７ａ〜２５７ｃを介して「
各遅延フリツプフロツプ２５８ａ〜２５８ｃにそれぞれ
記憶する。そして、この遅延フリップフロップ２）５８
ａ〜２５８ｃの内容は、前記最大離鍵経過信号抽出回路
２５５の場合と同様に、ノアゲート２５３の出力信号を
アンドゲート２５９ａ〜２６９ｃに供給しているために
、前半割当て期間ＴＰ，内における最大機鍵経過信号が
生ずるチャンネルを表わすチャンネルコード信号ＨＣ，
〜ＨＣ３が記憶されることになる。この各遅延フリップ
フロップ２５８ａ〜２５８ｃに記憶された最大雛鍵経過
信号の生じたチャンネルを表わすチャンネルコード信号
ＨＣ，〜ＨＣ３は、１割当て期間ＴＰ（第４図）のチ終
了時まで保持される。ノアゲート２５３を介して供給さ
れるパルス信号ＳＭ（第４図ｅ）によりリセットされる
。また、この遅延フリップフロップ２５８ａ〜２５８ｃ
に記憶されているチャンネルコード信号ＨＣ，〜ＨＣ３
は、比較器２６０に供給されて入力チャンネルコード信
号ＨＣ，〜ＨＣ３との一致が求められる。両信号が一致
すると、そのタイミングにおいて一致信号“１”を出力
してキータ オン・オフ検出回路２０２にトランケート
信号として供給する。この場合、チャンネルコード信号
ＨＣ，〜ＨＣ３は１割当て期間ＴＰ（第４図）の期間に
２回循環するために、第１回目の１循環期間（前半割当
て期間ＴＰ，）において各遅延フリップフ０ロツプ２５
８ａ〜２５８ｃへの書き込みが行なわれるために、比較
器２６０！こおける一致出力信号は、後半割当て期間Ｔ
Ｐ２においてあるチャンネル時間に１回のみ出力される
ことになる。したがって、これらの回路は雛鍵最古チャ
ンネル抽出回路夕２６１を構成していることになり、各
割当て期間の後半割当て期間ＴＰ２において、最も古い
雛鍵チャンネル（トランケートが最も進行しているチャ
ンネル）に対応したチャンネル時間にトランケート信号
としてのパルス信号が出力され、キーオ０ンＧオフ検出
回路２０２に対して新たなキーコ−ドＫＣを割当てるべ
きチャンネルが１回だけ確実に指定される。なお、雛鍵
チャンネル経過記憶回路２４７において、イニシャルク
リアＩＣ信号をオアゲート２４２を介してシフトレジス
夕２４５５ａのみに書き込むのは「最初にシフトレジス
タ２４５ａの全ステージに“１”信号を書き込んで最初
の状態におけるトランケート動作を確実にするためのも
のである。つまり、シフトレジス夕２４５ａ〜２４５ｃ
の内容がすべてリセットされた状０態になると、最大雛
錐経過信Ｃ・抽出回路２５５における比較器２５２から
Ａ＞Ｂなる場合に出力される“１”信号が得られなくな
ってしまう。この結果、雛鍵最古チャンネル抽出回路２
６１の各遅延フリツプフロツプ２５８ａ〜２５８ｃにチ
ャンネルコード信号ＨＣ，〜ＨＣ３が記憶されなくなり
、各遅延フリップフロップ２５８ａ〜２５８ｃはノアゲ
ート２５３を介して供給されるパルス信号（第４図ｅ）
でリセットされた状態を続ける。その結果比較器２６０
においてＡ＝Ｂなる条件が得られず、トランケート信号
の発生がなされなくなり、最初に発生されるキーコード
ＫＣが割当てられなくなってしまう不都合が生ずる。こ
のような問題を解決するために、イニシャルクリア信号
にを用いてシフトレジスタ２４５ａの全ステ−ジに“１
”信号を強制的に書き込んでいるものである。したがっ
て、このイニシャルクリア信号ＩＣによる“１”信号の
書き込みは、必ずしもシフトレジスタ２４５ａに限るも
のではなく、３段構成によるシフトレジスタ２４５ａ〜
２４５ｃの少なくとも１つに“１”信号を強制的に書き
込むように構成されているものであれば十分である。

以上の説明が最もトランケートの進んでいるチャンネル
を１個のみ指定するトランケート回路２０３の勤Ｚ作で
ある。次に押鍵状態メモリ２０４について詳細に説明す
る。

第１３図は押鍵状態メモリ２０４の具体的な実施例を示
すものであって、各アンドゲート２６２ａ〜２６２ｎに
は前述したキーオン・オフ検出回路２０２のシフトレジ
スタ２１８からその出力信号が順次供給されている。

このシフトレジスタ２１８は、前述したようにキーコー
ドＫＣの割当てが行なわれているチャンネルに対応した
ステージにのみ“１”信号が書き込まれており、また雛
鍵されたチャンネルに対応するステージは“０”に書き
変えられている。したがって、このシフトレジスタ２１
８から各チャンネル時間に対応して時分割的に送り出さ
れる信号は、現時点における各チャンネルに割当てられ
た鍵の押鍵状態を表わしているものである。このような
状態が記憶されてクロツクパルス◇，，め２で順次シフ
トされながら送り出されたシフトレジスタ２１８の出力
信号が押鍵状態メモリ２０４に供給されると、その出力
信号の“１”状態、つまり割当てられたキーコードＫＣ
に対応する鍵が押鍵されているチャンネル時間において
、第３図に示すタイミング信号発生部８００から各チャ
ンネルに対応して（チャンネル時間に対応して）第４図
ｊ〜Ｑに示すように順次時分割的に出力されるチャンネ
ル信号ＢＴ，〜ＢＴ８のタイミングが一致した部分のァ
ンドゲート２６２ａ，２６２ｈの条件が成立し、その“
１”出力がオァゲート２６３ａ〜２６３ｈを介して遅延
フリップフロップ２６４ａ〜２６４ｈに記憶され、その
出力がアンドゲート２６５ａ〜２６５ｈおよびオアゲー
ト２６３ａ〜２６３ｈを介して入力側にもどされること
によって保持される。したがって、シフトレジスタ２１
８（第１１図）から供孫舎される押鍵チャンネルを示す
“１”信号によって、第１〜第８チャンネルを担当する
遅延フリツプフロップ２６４ａ〜２６４ｈの対応するチ
ャンネル担当部分にのみ“１”信号が記憶され、時分割
的に発生される次の対応するチャンネル信号ＢＴ，〜Ｂ
Ｔ８がインバー夕２６６ａ〜２６６ｈを介してアンドゲ
ート２６５ａ〜２６５ｈをインヒビットするまで保持し
続けられることになる。例えば第４図に示す第３チャン
ネル時間においてシフトレジス夕２１８（第１１図）か
ら“１”信号が出力されると、この第３チャンネル時間
に発生されるチャンネル信号は第４図１に示すようにチ
ャンネル信号ＢＴ３のみである。この結果、アンドゲー
ト２６２ｃにおいてのみ条件が成立し、その出タ力信号
がオアゲート２６３ｃを介して遅延フリップフロップ２
６４ｃに書き込まれる。これらの回路部分は、チャンネ
ル時間に対応して時分割的にシリアルに出力されるシフ
トレジスタ２１８の押鍵チャンネルを表わす信号を８チ
ャンネルのパラ０レル信号に変換するシリアル・パラレ
ル変換回路２６７（第２の記憶手段）を構成しているこ
とになる。したがって、このシリアル・パラレル変換回
路２６７の各遅延フリツプフロツプ２６４ａ〜２６４ｈ
は、チャンネル信号ＢＴ，〜ＢＴ８によってタチャンネ
ルの押鍵状態を示すシフトレジスタ２１８（第１１図）
の出力信号を順次書き込まれることになる。そして、こ
のシリァル・パラレル変換回路２６７からは、各チャン
ネルに対応する出力ライン２１８ａ〜２１８ｈのうち、
キーコードＯＫＣが割当てられており、かつそのキーコ
ードＫＣに対応する鍵が押鍵されているチャンネルのみ
に“１”信号が出力される。例えば上述したように第３
チャンネルにおいて、押鍵されている場合にはライン２
６１ｃに“１”信号が出力される。こ５のように、神鍵
チャンネルに対応して出力された“１”信号は、各ノア
ゲート２６９ａ〜２６９ｈを介して電界効果型トランジ
スタ２６３ａ〜２６３ｈのゲート電極に供給され、この
電界効果型トランジスタをオフさせて第１〜第８チャン
ネルに４０対応して設けられた入出力兼用端子２７１ａ
〜２７１ｈに“１”信号を送出する。例えば前述したよ
うに、第３チャンネルが指定された場合には、遅延フリ
ップフロップ２６４ｃからライン２６８ｃを介してノア
ゲート２６９ｃに“１”信号が供給され、このノアゲー
ト２６９ｃの“０”出力信号によってトランジスタ２７
０ｃのみがオフとなる。この結果、入出力兼用端子２７
１ｃのみが“１”となり、他の入出力兼用端子２７１ａ
，２７１ｂ，２７１ｄ〜２７１ｈは“０”となる。した
がって、この入出力兼用端子２７１ａ〜２７１ｈのうち
で、“１”信号が送出された部分が対応するチャンネル
において、鍵が押されていることを示す。そして、この
“１”信号、すなわちキーオン信号ＫＯは後述するチャ
ンネル別音高電圧制御部５００の対応する音高電圧制御
回路５０１ａ〜５０１ｈを制御する。また、この押鍵状
態メモリ２０４には、発音チャンネル数を切換えるため
のモード端子２７２が設けられている。

この発音チャンネル数の切換は次のような場合に必要と
なる。これは、例えばピアノとパイプオルガンの合奏を
行なった場合のような発音効果を得たい場合がある。こ
れを行なうには、あるチャンネルの楽音形成回路に対し
て並列に他の音色の楽音を形成する楽音形成回路を接続
することによって目的が達成される。この場合、全チャ
ンネルに楽音形成回路を並設しておけば良いのであるが
、このような回路を複数個並設して設けることは価格が
大幅に上昇してしまう。このために、使用チャンネル数
を減少させて、その減少させたチャンネルの楽音形成回
路に他のチャンネルの音高電圧ＫＶを供給して同一の音
高電圧ＫＶを基に異種の音色が得られるようにすること
が考えられる。また、チャンネル数を期定化したチャン
ネルプロセッサ２００を楽音形成チャンネル数の少ない
機種に適用する場合には、このチャンネルプロセッサ２
００内の制御チャンネル数を減少させて使用することに
より共用することができる。この場合、チャンネルプロ
セッサ２００は集積化されているために端子数に制限を
受けてしまい、チャンネル数切替のためのみに用いる端
子を複数個設けることは他の機能を付加する上でも不利
である。したがって、少なくとも１個のチャンネル数切
替用のモード端子を用いて上述した処理を行なう必要が
ある。第１３図に示す押鍵状４態メモリ２０４にはこの
ような機能が付加されている。つまり、各入出力兼用端
子２７１ｂ〜２７１ｈにはそれぞれオアゲート２７３ｂ
〜２７３ｈの片側入力端が接続されている。そして、こ
のオアゲート２７３ｂ〜２７３ｈの他方の入力端には、
隣接する下位（この場合にはチャンネル番号の多いもの
）のオアゲート２７３ｃ〜２７３ｈの出力信号が供給さ
れるように接続されている。ま夕た、各オアゲート２７
３ｂ〜２７３ｈの出力は、インバー夕２７４ｂ〜２７４
ｈを介してノアゲ−ト２６９ａ〜２６９ｈの入力側に供
給されている。また、制御チャンネル数を切替えるため
の制御を行なうモ−ド端子２７２は最下位のオァゲーＪ
Ｏト２７３ｈの−一方の入力端に接続されるとともに、
ィンバ−夕２７４ｉを介して最下位のチャンネルに設け
たノアゲート２６９ｈの一つの入力となつている。この
ように構成された回路において、全チャンタネルを独立
して動作させる場合には、モード端子２７２に“１”信
号を供給する。

この結果、モード端子２７２の“１”信号はィンバー夕
２７４ｉを介してその反転信号“０”がノアゲート２６
９ｈに供給されるために、このノアゲート２６９ｈｏの
出力側に接続されたトランジスタ２７０ｈは、遅延フリ
ッブフロツプ２６４ｈの制御下におかれている。また「
他のノアゲート２６９ｇ〜２６９ａもモード端子２７２
に供給された“１”信号がオアゲート２７３ｈ〜２７３
ｂを介して更にィンタバータ２７４ｈ〜２７４ｂを介し
て反転された“０”信号が供給されているために、／ア
ゲーート２６９ａ〜２６９ｈの出力側に接続されている
すべてのトランジスタ２７０ａ〜２７０ｇは各遅延フリ
ップフロップ２６４ａ〜２６４ｇの制御下に０おかれて
全チャンネルが発音可能となる。また、インバータ２７
４ｃ〜２７４ｉの出力信号へ〜Ａ７を一方の入力とする
タイミング信号発生回路８００（第３図）のァンドゲー
ト８１０ａ〜８１０ｈの出力信号は常に“０”となり、
これに伴なつてナンドゲート８１１から送出されるィネ
ーフル信号ＩＮＢが第１〜第８チャンネル期間において
“１”となり、前述した各部の制御が行なわれる。次に
、例えば第１〜第７までの７チャンネルにキーコードＫ
Ｃを割当てて発音させ、第８チャンネルを例えば第１チ
ャンネルに割当てられたキーコードＫＣを用いて異種の
音色の楽音を形成し、発音を行なわせて合奏効果を得る
場合には次のような制御を行なう。

まず、第８チャンネル目の楽音形成回路を取り外して第
１チャンネル目の楽音形成回路と並列に接続する。次に
、押鍵状態メモリ２０４の第８チャンネル目の入出力兼
用端子２７１ｈに“１”信号を供給し、モード端子２７
２に“０”信号を供給する。このような操作を行な 夕
うと、ィンバータ２７４ｊの出力信号が“１”に反転し
てノアゲート２６９ｈの出力信号が“０”となるために
、トランジスタ２７０ｈがオフとなる。この結果、オア
ゲート２７３ｈの出力信号が“１”となり、このオアゲ
ート２７３ｈの出力信Ｚ号が順次オアゲート２７３ｇ〜
２７３ｂを介してィンバータ２７４ｈ〜２７４ｂに供給
され、該ィンバータ２７４ｂ〜２７４ｈの出力がすべて
“０”となってトランジスタ２７０ｈを除く他のすべて
のトランジスタ２７０ａ〜２７０ｇが遅延Ｊフリップフ
ロツフ。２６４ａ〜２６４ｇの制御下におかれる。

また、ィンバータ２７４ｉの出力信号Ａ７のみが“１”
信号となることによって、第３図のタイミング信号発生
部８００のアンドゲート８１０ｈのみがチャンネル信号
ＢＴ８（第４図Ｑ）２のタイミングにおいて条件が成立
するために、ノアゲート８１１から出力されるィネーブ
ル信号ＩＮＢはチャンネル信号ＢＴ，〜ＢＴ？までの期
間において発生される信号となる。ィネーブル信号ＩＮ
Ｂがこのように第８チャンネル時間において、“０”に
なると、前述したキーオン・オフ検出回路２０２（第１
１図）のアンドゲート２１２の出力を第８チャンネル時
間において強制的に“０”とする。また、第８チャンネ
ル時間においてのみ“０”となるィネーブル信号ＩＮＢ
は、キーオン・オフ検出回路（第１１図）のィンバータ
２３２，２３３をそれぞれ介して反転された後に、オア
ゲート２２２およびオアゲート２２４を介してシフトレ
ジスタ２１８，２２５の入力側にそれぞれ供給されてい
る。したがって、第８チャンネル時間においては、第８
チャンネル時間において“０”となる反転ィネープル信
号ＩＮＢによってシフトレジス夕２１８，２２５の対応
するステージに“１”信号が強制的に書き込まれること
になる。この結果、第８チャンネル部分は割当て済みの
状態となり、つまり入力キーコードＫＣの割当てが不能
の状態となる。したがって、第８鍵目のキーコードＫＣ
は前述したトランケート動作によって第８チャンネル目
以外のチャンネルに割当てられることになり、チャンネ
ル数を１個少なくした第１〜第７チャンネルに対するキ
ーコードＫＣの割当て制御が行なわれる。次に第１〜第
６チャンネルを使用する場合には、押鍵状態メモリ２０
４（第１３図）の入出力兼用端子２７１ｈとモード端子
２７２に“０”信号を供給し、入出力兼用端子２７１ｇ
に“１”信号を供給することによって、インバータ２７
４ｂ〜２７４ｇから出力される信号ん〜Ａ５を“０”と
し、ィンバー夕２７４０ ｈ，２ ７ ４ ｉから出力
される信号Ａ６，Ａ７を“１”とする。信号Ａ６，Ａ７
のみが“１”になると、第３図に示すタイミング信号発
生回路８００のアンドゲート８１０ｇ，８１０ｈのみが
第７、第８チャンネル時間において条件が成立し、ノア
タゲート８１１から第７、第８チャンネル時間において
のみ“０”となるイネーブル信号ＩＮＢが出力される。
ィネーブル信号ＩＮＢが第７、第８チャンネル時間にお
いて“０”になると、前述した場合と同様に、シフトレ
ジスタ２１８，２２５（第１０１図）の第７、第８チャ
ンネルに対応したステージに“１”信号を強制的に書き
込むことによって、この第７、第８チャンネルを割当て
不様とすることにより第１〜第６チャンネル構成による
回路の制御に変えている。また、このように不使用５チ
ャンネルに対応したチャンネル時間にのみ“０”となる
ィネーブル信号ＩＮＢは、第１２図に示す卜うンケート
回路２０３のアンドゲート２３８にも供給されており、
このィネーブル信号ＩＮＢが“０”となるチャンネル時
間に対応したチャン３０ネルに対する離鍵経過の監視を
強制的に阻止して、このチャンネルに対するトランケー
ト信号の発生を行なわないようにしている。したがって
、上述した説明における使用チャンネル数の選択は、そ
の使用数を上位順位のチャン３５ネルから順次選択する
ことができ、その選択は不便用としたいチャンネルに対
応するチャンネル時間にのみイネーブル信号ＩＮＢを“
０”とするように制御すれば良いことになる。

このためには、不便用チャンネルを担当する押鍵状態メ
モリ２０４４０のインバータ２７４ｂ〜２７４ｈの出力
信号Ａｏ〜Ａ７が“１”となるように入出力兼用端子２
７１ａ〜２７１ｈを適宜制御すれば良く、使用チャンネ
ル数と上記出力信号へ〜Ａ７の関係は第４表に示すよう
になる。第」表 また、このようなチャンネル数の変更を行なうために加
えられる押鍵状態メモリ２０４の入出力兼用端子２７１
ａ〜２７１ｈおよびモード端子２７１への制御信号は第
５表に示すようになる。

第５表したがって、以上説明したように、抑鍵状態メモ
リ２０４は、キーオン・オフ検出回路２０２のシフトレ
ジス夕２１８から各チャンネルのチャンネル時間に対応
して出力される信号をパラレル信号に変換して対応する
チャンネルに供給することによりキーコードＫＣの割当
てられたチャンネルでかつ押鍵されているチャンネルの
みを動作させる働きと、モード端子２７２および入出力
兼用端子２７１ａ〜２７１Ｍこ加えられる信号に対応し
て割当てチャンネル数を変更する働きとを有しているこ
とになる。

キーコード音高電圧変換部４００ 次にキーコード音高電圧変換部４００１こついて詳細に
説明する。

第１４図および第１５図はキーコード音高電圧変換部４
００の具体的な実施例を示すものであり、このキーコー
ド音高電圧変換部４００は、第１４図に示すサンプリン
グ制御回路４０２と、第１５図に示すサンプリング回路
４０１およびデジタルアナログ変換回路４０３とによっ
て構成されている。この場合、キーコード音高電圧変換
部４０川こおいては、基準となるタイミング信号および
コントロール信号を発生するサンプリング制御回路４０
２から先に説明する。第１０ ４図はサンプリング制御
回路４０２の具体的な回路図を示ものであって、インバ
ー夕４０４には前述した第３図に示すタイミング信号発
生部８００から出力されるチャンネル信号ＢＴ８の反転
信号ＢＴ８が供給されている。したがって、クロックパ
タルス中，，め２で駆動ごれる８ビットのシフトレジス
タ４０５は、インバ−夕４０４から出力ごれるＢＴ８信
号をオアゲート４０６を介して供給することにより初段
に“１”信号が書き込まれ、クロツクパルスめ，，め２
で順次シフトされることになる。そして、このシフトレ
ジス夕４０５の各段からは第３図で出力されたチャンネ
ル信号ＢＴ，〜ＢＴ８と同一のチャンネル信号ＢＴ，〜
Ｂ〜（第１６図ｂ〜ｉ）が出力される。そして、このシ
フトレジスタ４０５の初段に書き込まれた１個の“１”
信号が最終段にシフトされると、ノァゲート４０７の出
力が“１”となって初段に再び“１”が書き込まれる。
したがって、シフトレジス夕４０５は第３図に示すシフ
トレジス夕８０２と同期して駆動されることになる。こ
のように同一のチャンネル信号ＢＴ，〜ＢＴ８を得るの
に２個のシフトレジスタを用いて同期駆動させる理由は
、回路が複数フロックに分けられて集積化された場合、
あるいは両者が比較的離れた部分に設けられた場合等に
おいて、１本の同期信号ラインを用いるのみで８個の同
期したチャンネル信号ＢＴ，〜ＢＴ８を容易に得るため
である。このシフトレジスタ４０５の第１〜第３出力は
、オァゲ−ト４０８を介して第１６図Ｑに示すクロック
パルスＯＢ′として取り出されており、また第５〜第７
出力はオァゲート４０９を介して第１６図Ｒに示すクロ
ックパルスめＡ′として取り出ごれている。インバータ
４０４の出力信号はオアゲート４１０を介してクロツク
パルスで，，中２で駆動される９ビットのシフトレジス
タ４１１の入力側にも供給されている。したがつて、こ
のシフトレジスタ４１１の終段出力からは、第１６図ｊ
に示すようにクロツクパルスＪ・，中２の９カウント目
毎にパルス信号ＳＣが出力されることになる。また、イ
ンバータ４１２からは第１６図Ｍこ示すパルス信号ＳＣ
の反転信号タＳＣが取り出されている。更に、シフトレ
ジス夕４１１の第１段目と最終段の出力信号は、ノァゲ
ート４１３を介して、第１６図ｎに示すように第９と第
１ビット出力時のみ“０”となるパルス信号ＳＯＦを出
力している。 Ｚ以上がサンプ
リング制御回路４０２の説明であり、ここにおいて出力
された種々パルス信号は次に説明するサンプリング回路
４０１において利用されるため、その部分において詳細
に説明することにする。 Ｚ
第１５図はサンプリング回路４０１およびデジタルアナ
ログ変換回路４０３の具体的な実施例を示すものであっ
て、第１０図に示すキーコードメモリ２０１の出力キー
コードＫＣは、サンプリング制御回路４０２から供給さ
れるパルス信号ＳＣ２（第１６図ｊ）によって、各ビッ
ト信号ＫＮ，〜ＫＢ３が各アンドゲート４１４ａ〜４１
４ｇおよびオアゲート４１５ａ〜４１５ｇを介して遅延
フリップフロップ４１６ａ〜４１６ｇに供給されて記憶
されるようになっている。

そして、この記憶情報（記憶キーコード）は、次のパル
ス信号ＳＣがィンバータ４１７に供給され、このインバ
ータ４１７の“０”出力によって各アンドゲート４１８
ａ〜４１８ｇがインヒビツトされるまで保持される。こ
の場合、第１４図のシフトレジスタ４１１は、前述した
ようにチャンネル数より１段多い９ビット構成となって
いるために、このシフトレジスタ４１ １から出力され
るパルス信号ＳＣは、チャンネル時間の１循環毎に順次
異なるチャンネル時間と同期したパルス信号となる。し
たがって、このシフトレジスタ４１１の最終段出力信号
であるパルス信号ＳＣによってキーコードメモリ２０１
の出力信号をサンプリングすることにより、順次異なる
チャンネル時間のキーコードＫＣをサンプリングするこ
とができる。つまり、第１６図ｉに示すように、パルス
信号ＳＣ，１ま第１チャンネル信号ＢＴ，に対応したキ
ーコードＫＣをサンプリングして遅延フリツプフロツプ
４１６ａ〜４１６ｇに記憶させることができ、次の周期
において発生されるパルス信号ＳＣ２は、第２チャンネ
ル時間ＢＴ２に対応したキーコードＫＣをサンプリング
して遅延フリップフロツプ４１６ａ〜４１６ｇに記憶す
ることができる。したがって、この部分におけるサンプ
リングは、キーコードメモリ２０１の出力キーコードＫ
Ｃを１／８に減速して各チャンネル毎に順次サンプリン
グしていることになり、このサンプリングされたキーコ
ードＫＣ′は、次のサンプリング時まで記憶状態が保持
し続けうれる。このような減速サンプリングを行なう理
由は、次に説明するデジタルアナログ変換回路４０３が
高速動作に追従できないとともに、以後の回路系はチャ
ンネル別に分けられた並列処理となるために、時分割処
理を行なっているキーコーダ１００およびチャンネルプ
ロセッサ２００等のような高速・性を必要としないため
である。したがって、これらの部分が減速して各チャン
ネルに対するキーコ−ドＫＣ′を順次取り込むサンプリ
ング回路４０１を構成していることになる。次に、この
サンプリング回路４０１のパルス信号ＳＣ！こよって、
減速サンプリングされて遅延フリツプフロップ４１６ａ
〜４１６ｇに記憶されたキーコードＫＣ′は、ノートコ
ードＫＮ，′〜ＫＮ４′とブロックコードＫＢ′〜Ｋ弦
′に分けられてそれぞ５れデコーダ４１９，４２０１こ
供給され、ここにおいて並列１坊隼信号に変換されてそ
のコードＬこ対応した出力端にのみ“１”信号が出力さ
れる。

例えばＵ５ブロックのＢノートを表わすキーコードＫＣ
′が供給されると、デコーダ４１９の入力端ＡＯ〜Ｄに
は“１０１ｒが供給され、またデコーダ４２０の入力端
Ａ〜Ｃには“１０１’１が供給される。したがって、ブ
ロックコードＫＢ′〜ＫＢ３′を変換するデコーダ４２
０は、出力端子５のみに“１”信号が出力される。また
ノートコードＫＮ．′〜タ ＫＮ４′を変換するデコー
ダ４１９は、出力端子１３のみに“１”信号が出力され
ることになる。この結果、各デコーダ４１９，４２０の
出力端にそれぞれ接続されたトランジスタ４２０ａ〜４
２０１および４２１ａ〜４２１ｆの内で、出力“１”０
信号が出力された端子１３および端子５に接続された
トランジスタ４２０ｂとトランジスタ４２１ａのみがオ
ンとなる。この結果、電源＋Ｖを分圧抵抗ｒ′〜１６「
で分圧するように構成された第１分圧回路４２２のＡ点
の電位がオン状態にあるトランジスタ４２１ａを介して
複数個の抵抗ｒおよび抵抗Ｒによって構成される第２分
圧回路４２３のａ点に供給される。一方、デコーダ４１
９の出力によって前述したようにトランジスタ４２０ｂ
がオンになると、ｂ点の電位が取り出されて出力される
ことになる。この場合、ａ点の電位はブロックコードＫ
Ｂ′〜ＫＢ′に対応して選択された第１分圧回路４２２
の出力であるために、トランジスタ４２０ｂの出力信号
は、フロックコードＫＢ．′〜ＫＢ３′とノートコード
ＫＮ，′〜ＫＮ４′に対応した電圧値となり、これが後
述する電圧制御型可変周波数発振器を制御する音高電圧
ＫＶとなる。

キーアサィナ３００から供給されるキーコードＫＣは、
減速サンプリングされてデコーダ４１９，４２川こ供給
されるために、第１６図１，ｍに示すように、減速サン
プリングの１周期間にわたって保持された出力信号とな
る。この場合、デジタル信号をアナログ音高電圧ＫＶに
変換する場合、デコーダ４１９，４２０の出力側に接続
されたトランジスタ４２０ａ〜４２０１，４２１ａ〜４
２１ｆ等における静電容量およびその回路系における浮
遊静電容量等によって、変換出力信号（音高電圧ＫＶ）
の立上り部分がＣＲの時点数に沿って上昇するために、
多少のなまりが生ずるが、これは次に説明する各チャン
ネルへの音高電圧ＫＶの割当て時に処理することによっ
て何ら問題とはならない。サンプリング制御回路４０２
において発生されたパルス信号ＳＣは、デジタルアナロ
グ変換回路４０３の各アンドゲート４２４ａ〜４２４ｈ
にも供孫舎されている。

そして、この各アンドゲート４２４ａ〜４２４ｈの他方
の入力端には、第１６図ａ〜ｉに示すチャンネル信号Ｂ
Ｔ，〜ＢＴ８が供給されているために、パルス信号ＳＣ
（第１６図ｉ）．の発生タイミングに同期したチャンネ
ル信号が供給されたァンドゲート４２４のみが条件が成
立して取り込まれ、この信号がオアゲート４２５ａ〜４
２５ｈを介して遅延フリップフロッフ。４２６ａ〜４２
６Ｍこ記憶される。

アンドゲート４２４ａ〜４２４ｈに供給されるパルス信
号ＳＣは、前述４したようにクロツクパルスをチャンネ
ル数よりも１個多くカウントしたシフトレジス夕４１１
（第１４図）の最終段出力信号であるために、チャンネ
ル信号・ＢＴ，〜ＢＴ８に対して順次１個ずつずれたチ
ャンネル信号と一致することになる。したがって、この
パルス信号ＳＣは、チャンネル信号ＢＴ，〜ＢＬを１′
８に減速してサンプリングしていることになり、このサ
ンプリングされたチャンネル信タ 号ＢＴ，〜Ｂ公の内
のいずれか１つが遅延フリップフロップ４２６ａ〜４２
６ｈのいずれかに記憶され、次のパルス信号ＳＣの供給
時にィンバータ４１７の出力信号でアンドケーート４２
７ａ〜４２７ｈがインヒビットされるまで保持し続けら
れる。０ この場合、チャンネル信号ＢＴ，〜ＢＫとキ
ーコードＫＣの減速サンプリングは同一の信号、つまり
パルス信号によって行なっており、またこのキーコード
音高電圧変換部４００１こ供給されるキーコードＫＣは
、そのキーコードが割当てられたチャタンネルに対応す
るチャンネル時間に供給されるようになっている。

この結果、サンプリング回路４０１でサンプリングされ
たキーコードＫ〇をアナログ信号に変換した音高電圧Ｋ
Ｖは、パルス信号ＳＣによって取り込まれて遅延フリッ
プフロップ０４２６ａ〜４２６Ｍこ“１”信号が記憶保
持されているチャンネルに供給すれば良いことになる。
したがって、この遅延フリップフロップ４２６ａ〜４２
６ｈの出力信号でその出力側に接続されているトランジ
スタ４２８ａ〜４２８ｈをオンさせ５ることによって、
音高電圧ＫＶを出力端子４２９ａ〜４２９ｈを介して目
的とするチャンネル（チャンネルプロセッサ２００‘こ
おいて割当て処理が行なわれたチャンネル）にのみ音高
電圧ＫＶを供給することができる。この場合、各遅延フ
リップフロップ４２６ａ〜４２６ｈの各出力側にはアン
ドゲート４３０ａ〜４３０ｈが設けられておね、この各
ゲート４３０ａ〜４３０ｈは第１４図に示すサンプリン
グ制御回路４０２のノアゲート４１３から出力される第
１６図ｎに示すパルス信号ＳＯＦによってコントロール
されている。このパルス信号ＳＯＦは９ビットシフトレ
ジスタ４１１の第１段目の出力と最終段の出力部分が“
１”となる信号であるために、パルス信号ＳＣの発生時
から２チャンネル時間だけ“０”にされた信号となる。
このデジタルアナログ変換回路４０３から各チャンネル
に出力される音高電圧ＫＶは、第１６図ｏ，ｐに示すよ
うに始めの２チャンネル時間の部分がィンヒビットされ
た信号となり、音高電圧ＫＶの立上り時に生ずるなまり
部分が完全に除去されて安定状態となった音高電圧ＫＶ
のみが送り出される。以上の説明がキーコードメモリ２
０１から供給されるキーコードＫＣを減速サンプリング
して各チャンネル毎に順次取り込むサンプリング回路４
夕０１と、このサンプリングされたキーコードＫＣ′
を対応するアナログ信号に変換して音高電圧ＫＶを作り
、この音高電圧ＫＶをこのキーコードＫＣ′が割当てら
れているチャンネルに供給するデジタルアナログ変換回
路４０３の詳細説明であＺる。

チャンネル別音高電圧制御部５００、楽音形成部６００
次に、チャンネル別音高電圧制御部５００、楽音形成部
６００１こついて説明する。

第１７図はチＺャンネル別音高電圧制御部５００、楽音
形成部６００の具体的な実施例を示すものであり、チャ
ンネル別音高電圧制御部５００は、各チャンネル別に第
３の制御手段を構成する音高電圧制御回路５０１ａ〜５
０１ｈを有している。そして、第１チャンネルを担当す
る音高電圧制御回路５０１ａは、第１３図に示す押鍵状
態メモリ２０４の入出力兼用端子２７１ａから出力され
るキーオン信号ＫＯ，をオアゲート５０２を介してゲー
ト入力とするトランジスタ５０３を有しており、キーオ
ン信号ＫＯ，の“１”出力（このチャンネルにおいて鍵
が押されていることを示す信号）が供給されるとオソと
なる。このように、この第１チャンネルにキーオン信号
ＫＯ．（“１”）が供給されると、前述したように、こ
のチャンネルに割当てられたキーコードＫＣ′に対応す
る音高電圧ＫＶがデジタルアナログ変換回路４０３から
この第１チャンネルに供Ｖ給される。そして、前記トラ
ンジスタ５０３がキーオン信号ＫＯ，によってオンにな
ると、これに伴なつて音高電圧ＫＶがコンデンサ５０４
に急速に充電されるようになっており、他のチャンネル
部分の音高電圧制御回路５０１ｂ〜５０１ｈも同一の構
成となっている。また、このチャンネル別音高電圧制御
部５００には、音高電圧制御回路５０１ａ〜５０１ｈに
おける第１のモードまたは第２のモードを選択指定する
選択手段としての発音モード切替スイッチ５０５が設け
られており、この発音モード功替スイッチ５０５の出力
信号が各音高電圧制御回路５０１ａ〜５０１ｈのオアゲ
ート５０２を介して音高電圧ＫＶをスイッチングするト
ランジスタ５０３のベースに供給されるようになつてい
る。次に楽音形成部６００は、各チャンネル別に設けら
れた楽音形成回路６０１ａ〜６０１ｈを有している。

そして、この楽音形成回路６０１ａ〜６０１ｈを第１チ
ャンネル部分について見ると、前記音高電圧制御回路５
０１ａに設けられている音高電圧ＫＶを充電するコンデ
ンサ５０４の椅子電０位ＫＶ′を入力として対応する周
波数の音源信号を発振するＶＣ０６０２と、この音源信
号の通過周波数を制御して音色形成するＶＣＦ６０３と
、楽音信号のレベルを調整するＶＣＡ６０４とを有し、
これらはキーオン信号ＫＯ．でトＩＪカーされるェタン
ベロープジエネレータ（ＥＯ）６０５〜６０７によって
制御されている。なお、このェンベロープジェネレータ
（ＥＧ）６０４〜６０６は、図示しない操作パネルに設
けられている調整ボリュームの制御下におかれているこ
とは言うまでもなｏい。このように構成された第１チャ
ンネルの楽音形成回路６０１ａの出力信号（楽音信号）
はミキシング抵抗７００ａを介して出力端７０１に出力
され、この出力機７０１に接続されたスピーカから楽音
が発生されるようになっており、通常用い夕られている
楽音形成回路と同様な構成である。また、他のチャンネ
ルを担当する楽音形成回路６０１ｂ〜６０１ｈも同一の
構成となっており、その出力信号（楽音信号）はミキシ
ング抵抗７００ｂ〜７００ｈを介して出力端７０１に出
力されるよ３０うになっている。以上が楽音形成部６０
０の構成である。以下、上述した構成によるチャンネル
別音高電圧制御部５００、楽音形成部６００の動作を詳
細に説明する。

３５ まず、発音モード切替スイッチ５０５をオフした
状態（図示状態）に切替え設定した第２のモードの場合
の動作を説明する。

この状態においては、抵抗５０６を介して供給される“
０”信号が各音高電圧制御回路５０１ａ〜５０１ｈのオ
アゲ４０−ト５０２に供聯合されている。したがって、
オアゲート５０２の出力をゲート入力とするトランジス
タ５０３は発音モード切替スイッチ５０５の“０”信号
出力によって何ら影響を受けない。まず、鍵盤部におい
て第１鍵目が操作されると、この第１操作鍵に対応した
キーコードＫＣがキーコーダ１００から送出される。そ
して、このキーコードＫＣは前述したようにチャンネル
プロセッサ２００のキーコードメモリ２０１のまだキー
コ−ドＫＣが割当てられていないチャンネル（空チャン
ネル）に対応したステージにすべて記憶される。したが
って、第１操作鍵のキーコードＫＣはキーコードメモリ
２０１の全ステージに記憶されることになる。この場合
、第１操作鍵のキーコ−ドＫＣはキーコードメモリ２０
１の全ステージに記憶されて順次送出されるが、キーオ
ン・オフ検出回路２０２と押鍵状態メモリ２０４におい
ては、いずれか１チャンネルのみに該第１操作鍵が押鍵
されていることを示すキー・オン信号ＫＯが割当てられ
ることは前述した通りであり、このキーオン信号ＫＯが
割当てられたチャンネルのみが第１操作鍵の発音チャン
ネルである。次に第１鍵目の操作中に第２鍵目を操作す
ると、第２操作鍵に対応したキーコードＫＣがキーコー
ドメモリ２０１の前記第１操作鍵のキーオン信号ＫＯが
割当てられたチャンネル以外の空チャンネルに対応した
記憶部分（ステージ）にすべて記憶される。したがつて
、キーコードメモリ２０１は、８ステージのうち１ステ
ージに第１操作鍵に対応したキ−コードＫＣが、残りの
７ステージには、第２操作鍵に対応したキーコードＫＣ
が第１キーコードメモリ２０１の７ステージ部分に同一
のものがそれぞれ記隠されることになる。このようにし
て、順次鍵が操作されると、キーコードメモリ２０１の
全空チャンネルに対応したステージに最も新しく供給さ
れたキーコードＫＣが記憶される。したがって、キーコ
ードメモリ２０１は１種以上のキーコ−ドＫＣが供給さ
れれば常に全ステージに何らかのキーコードＫＣが記憶
されており、これが順次シフトされてキーコード音高電
圧変換部４００に供孫舎されることになる。なお、発音
チャンネルの割当ては１種のキーコードＫＣに対して常
に１チャンネルであることは言うまでもない。一方、キ
ーコード音高電圧変換部４０川ま、前述したようにキー
アサィナ３００から送出されるキーコードＫＣを順次異
なるチャンネル時間に対応して減速サンプリングしなが
ら、該キ−コードＫＣを対応する音高電圧ＫＶに変換し
、この変換した音高電圧ＫＶをそのチャンネルに対応し
た音高電圧制御回路５０１ａ〜５０１ｈに供給している
。

また、押鍵状態メモリ２０４から各チャンネル時間に同
期して発生されるキーオン信号ＫＯは、対応する発音チ
ャンネルの音高電圧制御回路夕 ５０１ａ〜５０１ｈに
それぞれ供給される。例えば音高電圧制御回路５０１ａ
（第１７図）にキーオン信号ＫＯ，が供給されると、こ
のキーオン信号ＫＯ，がオアゲート５０２を介してトラ
ンジスタ５０３のゲートに供給されて該トランジスタ５
０２ＺＯがオンとなる。この結果、キーコード音高電圧
変換部４００からこの音高電圧制御回路５０１ａに供給
される第１操作鍵に対応する音高電圧ＫＶはトランジス
タ５０３を介してコンデンサ５０４を急速に充電する。
そして、このコンデンサ５０４“の充電電圧ＫＶは、楽
音形成回路６０１ａにおいて第１操作鍵に対応した楽音
信号に変換され、ミキシング抵抗７００ａ、出力端子７
０１を介して図示しないスピーカから発音される。次に
この第１操作鍵を雛鍵すると、キーオン・０オフ検出回
路２０２は前述したようにこの雛鍵を検出して該第１操
作鍵の発音チャンネルの都当てを解除する。

この結果、押鍵状態メモリ２０４から音高電圧制御回路
５０１Ｍこキーオン信号ＫＯ，が供給されなくなり、ト
ランジスタ５０３が‐オフ５となってコンデンサ５０４
への音高電圧ＫＶの供給を停止する。また、キーオン信
号・ＫＯ，が供給されなくなった、すなわち、第１操作
金津か離礁ごれたことによって、エンベロープジエネレ
ータ６０５，６０６，６０７は減衰状態のェンベローブ
借０号を発生し、楽音形成回路６０１ａはコンデンサ５
０４に記憶されている音高電圧ＫＶ′を基準として鱗鍵
音薦に対応した楽音信号を減衰しながら発生し続ける。
次に、前記第１操作鍵の雛鍵に対応した減衰楽６青信号
の発生中に、新たに第２番目の鍵操作（第２操作鍵）を
行なうと、前述したように空発音チャンネルのし、すれ
か１個がチャンネルプロセッサ２００‘こよって割当て
られ、この割当てられた発音チャンネルから新たな第２
操作鍵に対応した楽０音信号が発生される。

このように、発音モード切替スイッチ５０５を開いてい
る場合には、雛鍵直後の減衰中においても穣音が得られ
、コードを演奏する場合等のように同時に複数鍵を操作
する場合に複数音が確実に発音される。次に発音モード
切替スイッチ５０５をオンにした第１のモードの場合に
ついて説明する。

発音モード切替スイッチ５０５がオンとなることによっ
て、“１”信号が各音高電圧制御回路５０１ａ〜５０１
ｈのオアゲート５０２を介して各トランジスタ５０３の
ゲートに供給される。この結果、各音高電圧制御回路５
０１ａ〜５０１ｈのトランジスタ５０３はキーオン信号
ＫＯ，〜ＫＯ８に関係なく常にオン状態となってキーコ
ード音高電圧変換部４００から各音高電圧制御回路５０
１ａ〜５０１ Ｚｈ‘こそれそれ送られてくる音高電圧
ＫＶ，〜ＫＶ８を各コンデンサ５０４にそれぞれ供給し
ている。そして、チャンネルプロセッサ２００‘こよる
割当て処理がなされている発音チャンネルには、押鍵状
態メモリ２０４からキーオン信号ＫＯ，〜ＫＯ８が供給
されており、このキーオン信号ＫＯ，〜ＫＯ８によって
前述した場合と同様に対応する楽音信号が発生される。
また、鱗鍵に伴なう減衰楽音信号を発生中の発音チャン
ネルは、チャンネルプロセッサ２００１こおいて離鍵と
同時に空チャンネルとして判定され、キーコードメモリ
２０１の該チャンネルを含む空チャンネルに対応するス
テートには離鍵後に操作された鍵のキーコードＫＣが記
憶される。したがって、減衰楽音信号を発生中の発音チ
ャンネルの音高電圧制御回路５０１には離鍵後に操作さ
れた鍵に対応する音高電圧ＫＶが供給され、コンデンサ
５０４はこの音高電圧ＫＶで充電される。

この結果、減衰音発生中の発音チャンネルは、新たに操
作された鍵に対応した音高に変りながら減衰して行くと
になり、新たに操作されて発音する音高と同一音高とな
って歯切れの良い発音となる。なお、この場合、キーコ
ードメモリ２０１は空チャンネルすべてに新たなキーコ
ードを記憶する関係上、楽音信号を全く発生していない
空発音チャンネルにも新たなキーコードＫＣに対応する
音高電圧ＫＶが供給されてコンデンサ５０４に記憶され
るが、キーオン信号ＫＯが供給されないために楽音形成
回路６０１のェンベロープジェネレータ６０５，６０６
，６０７は不動作となっており、楽音信号が送出される
恐れは全くない。

なお、上述した実施例においては、鍵情報をコード化し
て送出するように構成したキーコーダを用いた場合につ
いて説明したが、本発明はこれに限定されるものではな
く、例えば全キースィッチを走査して鍵惰報を得る構成
のキーコーダを用いても良い。また、この発明によるキ
ーアサィナによって制御される楽音形成回路としては、
上述したシンセサィザ方式に限らず、他の方式の楽音形
成回路を用いても良いものであり、また例えば１個の楽
音形成回路を時分割的するような方式のものを用いるこ
ともできる。０ 以上説明したように、この発明による
電子楽器は、第１の発明によれば、新たに押鍵がなされ
たときにこの鍵情報を第１の記憶手段の全ての空チャン
ネルに記憶し、各楽音形成チャンネルにおいて対応する
発音チャンネルの鍵情報の音高で楽音５信号を形成する
とともに、対応する発音チャンネルの押鍵情報に基づい
て楽音信号の振幅ェンベロープを制御するようにしたた
め、新たな鍵が押圧されると、そのとき雛鍵され減衰発
音されている楽音を新たに押圧された鍵に対応して発音
されるｏ新たな楽音の音高と同一の音高に変更すること
ができる。すなわち、従来では、雛鍵によって減衰発音
されている楽音の減衰がまだ十分でない時点に新たな別
の鍵を押圧したとき、この新たに発音されるタ楽音の特
に立上り部で振幅がまだ低い間は上記減衰中の楽音によ
ってマスクされてしまい楽音が不明瞭になってしまうが
、この発明では新たな押鍵によって減衰中の楽音が新た
に発音される楽音の音高と同じ音高になるため、立上り
部が明瞭にな０り、歯切れのよい演奏音が得られる。

また、第２の発明によれば、第１のモードで鍵情報の変
化で対応する楽音信号の青高を変化させる制御を行ない
、第２のモードで押鍵情報の記憶を解除した後では対応
する鍵情報による楽音信号夕の変化を禁止する制御を行
なうとともに、これらの各モードを任意に選択できるよ
うにしたため、上記の減衰音の音高変更を行なう演奏と
これを行なわない通常の演奏とを演奏者が容易に選択す
ることができ、音色や演奏曲目等に適した発音態様０で
演奏を行なうことが可能となり、演奏効果が大幅に向上
する。

このようにこの発明によると種々の優れた効果がある。

図面の簡単な説明第１図はこの発明による電子楽器の一
実施例を示す全体構成図、第２図はこの実施例において
用いられる論理素子の表現図法を説明する図、第３図は
第１図に示すタイミング信号発生部の一例を示す詳細回
路図、第４図は第３図に示すタイミング信号発生部にお
いて作られた各種タイミングパルスを示す波形図、第５
図は第１図に示すキースィッチ回路およびノート検出回
路の一例を示す詳細回路図、第６図は第１図に示すブロ
ック検出回路の一例を示す詳細回路図、第７図は第１図
に示す状態制御回路の一例を示す詳細回路図、第８図は
第１図に示すサンプルホールド回路の一例を示す詳細回
路図、第９図は第１図に示すノート検出回路、ブロック
検出回路、状態制御回路およびサンプルホールド回路の
動作を説明するための各部動作波形図、第１０図は第１
キーコードメモリの一例を示す詳細回路図、第１１図は
第１図に示すキーオン・オフ検出回路の一例を示す詳細
回路図、第１２図は第１図に示すトランケ−ト回路の一
例を示す詳細回路図、第１３図は第１図に示す押鍵状態
メモリの一例を示す詳細回路図、第１４図は第１図に示
すサンプリング制御回路の一例を示す詳細回路図、第１
５図は第１図に示すサンプリング回路およびアナログデ
ジタル変換回路の一例を示す詳細回路図、第１６図はサ
ンプリング制御回路、サンプリング回路およびアナログ
デジタル変換回路の動作を説明するための各部波形図、
第１７図は第１図に示す楽音形成部および音高電圧制御
部の一例を示す詳細回路図である。

１００……キーコーダ、１０１ａ〜１０１ｎ…・・・キ
ースイツチ、１０２・…・・キースィッチ回路、１０３
・・・・・・ノート検出回路、１０４・・・・・・フロ
ック検出回路、１０５・・・・・・状態制御回路、１０
６・・・・・・サンプルホールド回路、２００・・…・
チャンネルプロセッサ、２０１……キーコードメモリ、
２０２・・・・・・キーオン・オフ検出回路、２０３・
・・・・・トランケート回路、２０４・・・・・・押鍵
状態メモリ、３００……キーアサィナ、４００……キー
コード音高電圧変換部、４０１・・・・・・サンプリン
グ回路、４０２……サンプリング制御回路、４０３……
デジタルアナログ変換回路、５０１ａ〜５０１ｈ・・・
・・・特高電圧制御回路、５０５・・・・・・発音モー
ド功と年スイッチ、６００・・・・・・楽音形成部、６
０１ａ〜６０１ｈ・・・・・・楽音形成回路、８００・
・・…タイミンク・信号発生部。

第１図 第２図 第３図 第４図 第８図 第５図 第６図 第７図 第９図 第１０図 第１１図 第１２図 第１３図 第１４図 第１５図 第１６図 第１７図

Claims (1)

1. 【特許請求の範囲】 １ 押圧鍵に対応する楽音の発生を複数の発音チヤンネ
   ルのいずれかのチヤンネルに割当てることにより楽音を
   発生するようにした電子楽器において、ａ 上記複数の
   発音チヤンネルに対応して各発音チヤンネルごとに鍵情
   報を記憶する第１の記憶手段と、ｂ 上記複数の発音チ
   ヤンネルに対応して各発音チヤンネルごとに押鍵状態を
   表わす押鍵情報を記憶する第２の記憶手段と、ｃ 新た
   に鍵が押圧されたことを検出したとき、上記第２の記憶
   手段において押鍵情報が記憶されていない発音チヤンネ
   ルを空チヤンネルとして検出し、この空チヤンネルの全
   てに関して上記第１の記憶手段に上記新たに押圧された
   鍵を表わす鍵情報をそれぞれ記憶させるとともに、上記
   空チヤンネルのいずれかのチヤンネルを上記新たに押圧
   された鍵の割当てチヤンネルとしてこの割当てチヤンネ
   ルに関して上記第２の記憶手段に押鍵情報を記憶させる
   第１の制御手段と、ｄ 押鍵されていた鍵が離鍵された
   ことを検出し、この離鍵された鍵が割当てられている発
   音チヤンネルに関して上記第２の記憶手段における押鍵
   情報の記憶を解除する第２の制御手段と、ｅ 上記複数
   の発音チヤンネルに対応して複数の楽音形成チヤンネル
   を有し、この各楽音形成チヤンネルはそれぞれ上記第１
   の記憶手段における対応する発音チヤンネルの鍵情報に
   基づく音高で楽音信号を形成するとともに、この形成さ
   れる楽音信号の振幅エンベロープを上記第２の記憶手段
   における対応する発音チヤンネルの押鍵情報に基づいて
   制御するようにした楽音信号形成手段とを備えた電子楽
   器。 ２ 押圧鍵に対応する楽音の発生を複数の発音チヤンネ
   ルのいずれかのチヤンネルに割当てることにより楽音を
   発生するようにした電子楽器において、ａ 上記複数の
   発音チヤンネルに対応して各発音チヤンネルごとに鍵情
   報を記憶する第１の記憶手段と、ｂ 上記複数の発音チ
   ヤンネルに対応して各発音チヤンネルごとに押鍵状態を
   表わす押鍵情報を記憶する第２の記憶手段と、ｃ 新た
   に鍵が押圧されたことを検出したとき、上記第２の記憶
   手段において押鍵情報が記憶されていない発音チヤンネ
   ルを空チヤンネルとして検出し、この空チヤンネルの全
   てに関して上記第１の記憶手段に上記新たに押圧された
   鍵を表わす鍵情報をそれぞれ記憶させるとともに、上記
   空チヤンネルのいずれかのチヤンネルを上記新たに押圧
   された鍵の割当てチヤンネルとしてこの割当てチヤンネ
   ルに関して上記第２の記憶手段に押鍵情報を記憶させる
   第１の制御手段と、ｄ 押鍵されていた鍵が離鍵された
   ことを検出し、この離鍵された鍵が割当てられている発
   音チヤンネルに関して上記第２の記憶手段における押鍵
   情報の記憶を解除する第２の制御手段と、ｅ 上記複数
   の発音チヤンネルに対応して複数の楽音形成チヤンネル
   を有し、この各楽音形成チヤンネルはそれぞれ上記第１
   の記憶手段における対応する発音チヤンネルの鍵情報に
   基づく音高で楽音信号を形成するとともに、この形成さ
   れる楽音信号の振幅エンベロープを上記第２の記憶手段
   における対応する発音チヤンネルの押鍵情報に基づいて
   制御するようにした楽音信号形成手段と、ｆ 第１およ
   び第２のモードを有し、第１のモードにおいては上記各
   楽音形成チヤンネルで形成される楽音信号の音高を、そ
   れぞれ上記第１の記憶手段における対応する発音チヤン
   ネルの鍵情報の変化に従つて変化させる制御を実行し、
   第２のモードにおいては上記各楽音形成チヤンネルで形
   成される楽音信号の音高を、それぞれ上記第２の記憶手
   段における対応する発音チヤンネルの押鍵情報の記憶を
   解除した後においてはその変化を禁止する制御を実行す
   る第３の制御手段と、ｇ 上記第３の制御手段に対して
   上記第１のモードまたは第２のモードを選択指定する選
   択手段とを備えた電子楽器。