JPS604476B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 この発明は発生楽音ピッチ、音色および音量ェンベロー
プ等にランダム性を持たせることによって、音楽的に豊
かな演奏音が得られるようにした電子楽器に関するもの
である。

従来技術の説明 一般に電子楽器においては、鍵盤部の鍵操作に対応して
発生される鍵情報により発生楽音の音高制御および発音
制御が行なわれるものであり、発生楽音のピッチ変化、
音色および音量ェンベロープ等は電子楽器本体のパネル
面に設けられた各種操作子（例えばピッチ調整操作子、
トーンレバー等）により設定制御されるものである。

この場合、上記操作子は上述したように電子楽器本体の
パネル面に設けられているものであるため、演奏者は演
奏中に自由に操作することができず、通常は演奏開始前
に予め操作設定しておくものである。従って、演奏中は
同一条件（同一ピッチ変化、同一音色および同一音量ェ
ンべロープ）の楽音が発生されることになり、これに伴
なつて発生楽音が画一化されたものとなって非常に単調
な演奏音となってしまう。この発明の目的およびこの発
明の概要説明この発明による目的は、発生楽音ピッチ、
音色および音量ェンベロープ等の各種楽音要素にランダ
ム性を持たせることによって単調さを防ぎ、これに伴な
つて演奏音に音楽的な豊さを持たせた電子楽器を提供す
ることである。

このため、この発明に於いては、鍵の数よりも少ない数
の複数楽音形成チャンネルと、操作鍵を表わす鍵情報を
前記各楽音形成チャンネルに割当てるチャンネルプロセ
ッサとを有する電子楽器に於いて、チャンネルプロセッ
サに於ける各楽音形成チャンネルに対する鍵情報の割当
てをランダムに行なわせるとともに、各楽音形成チャン
ネルから送出される楽音の楽音要素を互いに異ならせる
ことによって発生楽音にランダム性を持たせたものであ
る。

以下図面を用いて詳細に説明する。

この発明の構成および動作説明 Ａ この発明の全体構成および動作の概略説明第１図は
この発明による電子楽器の一実施例を示すブロック図で
あって、大別すると各鍵にそれぞれ設けられたキースィ
ッチのうち、押鍵によって動作（メーク接点の場合は閉
成動作、ブレーク接点の場合は開成動作）したキースィ
ッチを検出し、この検出したキースィッチを表わすコー
ド化した鍵情報、すなわちキーコードＫＣを発生する回
路手段（以下、キーコーダと称す）１０と、キーコーダ
１０から供給されるキーコードＫＣを同時発音可能な発
音チャンネル（鍵の数よりはるかに少ない。

）のうちのし、ずれかのチャンネルに割当てる動作を実
行する回路手段（以下チャンネルプロセッサと称す）２
０と、チャンネルプロセッサ２０を介して供給されるキ
ーコードＫＣに対応した音高電圧ＫＶを発生するキーコ
ード・音高電圧変換部３０と、チャンネルプロセッサ２
０‘こよって各チャンネルに割当てられたキーコードＫ
Ｃに対応する動作キースィッチの押鍵および離鍵に対応
して前記音高電圧ＫＶを制御するチャンネル別音高電圧
制御部４０と、２種類の楽音要素制御信号を送出する楽
音要素制御部５０と、楽音要素制御部５０からの楽音要
素制御信号を後述する２系列の楽音形成部７０，７１の
各楽音形成回路（各発音チャンネルに対応する）７０ａ
〜７０ｈ，７１ａ〜７１ｈに分配する２系列の制御信号
分配部６０，６１と、チャンネル別音高電圧制御部４０
の各チャンネルから供給される音高電圧ＫＶに対応した
音高の楽音信号を各チャンネル別に発生する２系列の楽
音形成部７０，７１と、各楽音形成部７０，７１に対し
形成楽音の音高、音色、音量を時間的に変化させるヱン
ベロープ波形を形成するための各種制御信号を供給する
ェンベロープ波形制御信号発生部８０，８１と、各楽音
形成部７０，７１からの楽音信号を演奏音として発音す
るサウンドシステム９０と、各部１０，２０，３０‘こ
動作制御用のタイミング信号を供給するタイミング信号
発生部１００とから構成されている。キーコーダ１川こ
おいては、多数のキースィッチ１１，〜１１ｎを有する
キースィッチ回路１２が設けられており、このキースィ
ツチ回路１２の各キースィツチ１１，〜１１ｎは複数の
フロック（例えば各オクターブ毎のグループ）に分けら
れているとともに、各ブロック内のキースィツチを複数
のノート（例えばＣ，Ｃ＃，Ｄ・・・・・・・・・Ｂの
１２音名）に区分し、各キースィツチ１１，〜１１ｎの
一方の端子（可動接点）ａ側を各ブロックの同一ノート
毎に共通接続して各ノート別に配線Ｎ，〜Ｎｍを引き出
すとともに、他方端子（固定端子）ｂ側を同一ブロック
毎に共通接続して各ブロック別に配線Ｂ〜Ｂ，を引き出
している。

従って、このキースィッチ回路１２は、ブロック配線Ｂ
〜Ｂーを「行」とし、ノート配線Ｎ，〜Ｎｍを「列」と
したマトリクス（行配線）の各交点部分の行列間に各キ
ースィッチ１１１〜１１ｎがそれぞれ接続されていりる
ことになる。この結果、キースイツチ回路１２から引き
出されている全配線数、つまりブロック配線Ｂ，〜Ｂ，
とノート配線Ｎ，〜Ｎｍの総合計配線数は全キースィッ
チ１１・〜１１ｎの数に比べてはるかに少ないものとな
っている。例えば全キースィツチ１１・〜１１ｎの数が
ｎ（「１十ｍＪ個であるとすると、キースイツチ回路１
２から引き出される全配線数はノート数ｍ＋ブロック数
１であり、その数は「ｍ＋】」本となる。このように構
成されたキースィッチ回路１２の各キースィッチ１１・
〜１１ｎは、ノート配線Ｎ，〜Ｎｍを介してノート検出
回路１３に接続されており、またブロック配線Ｂ〜Ｂ，
を介してブロック検出回路１４に接続されている。この
場合、全キースイッチ１１，〜１１ｎ中のすべての動作
キースィッチの検出は、数種類の検出動作状態（以下単
にステートという）を順次実行することによって検出動
作が完了するようになっている。

その第１ステート（ＳＴ，）は、ノート検出回路１３か
らノート配線Ｎ，〜Ｎｍを介してすべてのキースイツチ
１１１〜１１ｎの可動接点側ａに信号を加え、動作中の
キースィッチのみの固定接点側ｂを通して当該動作中の
キースィツチが属するブロックのブロック配線Ｂ〜Ｂ，
に前記印加信号を導き出し、この導き出された信号をブ
ロック検出回路１４に供給して記憶する。これにより、
どのブロックに動作中（オンされている）のキースイツ
チ（１個あるいは複数個）が存在するかが検出される。
なお、この第１ステートにおけるブロック検出回路１４
の記憶タイミングは、タイミング信号発生部１００｝こ
同期して作動している状態制御回路１５から供給される
第１ステート信号によって決定される。そして、ブロッ
ク検出回路１４の記憶動作が完了すると、状態制御回路
１５はこれを検出して第２ステートの制御を行なう。次
に、第２ステート（ＳＴ２）においては、ブロック検出
回路１４に記憶されたブロック（１ブロックあるいは複
数ブロック）のうち、あらかじめ定められた優先順位に
したがって１ブロックを抽出し、ブロック検出回路１４
から抽出されたブロックに対するブロック配線Ｂ〜Ｂ，
を介して当該ブロックに含まれる各キースィッチの固定
接点ｂ側に信号を加え、これによって当該ブロック内の
各ノートのキースィッチの可動接点ａ側のノート配線Ｎ
，〜Ｎｍから該信号を導き出してノート検出回路１３に
記憶させる。

このようにすれば、動作中のキースィッチ１１，〜１１
ｎに対応するノート配線Ｎ，〜Ｎｍのみにブロック検出
回路１４からの信号が伝達されることになり、この信号
をノート検出回路１３に記憶させることによって、抽出
されたブロックにおける動作中のキースィッチ（１個あ
るいは複数個）のノートが検出されることになる。また
、フロック検出回路１４において抽出されたブロック信
号は、該ブロックを表わす複数ビット（この場合は３ビ
ット）のブロックコード信号（以下、ブロックコードＢ
Ｃという）に変換してサンプルホールド回路１６に供給
して記憶させる。なお、この第２ステートにおけるブロ
ック検出回路１４の１ブロック抽出タイミングおよびノ
ート検出回路１３における記憶タイミングは、前述した
第１ステートの場合と同様に、状態制御回路１５から供
給される第２ステート信号によって決定されている。そ
して、ノート検出回路１３の記憶動作が完了すると、状
態制御回路１５はこれを検出して第３ステートの制御を
行なう。次に第３ステート（ＳＴ３）は、前記第２ステ
ートに続く動作状態であり、前記第２ステートにおいて
ノート検出回路１３に記憶されたノート（１個あるいは
複数個）をシステムクロツクに同期し、かつあらかじめ
定められた優先順位にしたがって順次抽出し、この抽出
したノート信号を該ノートを表わす複数ビット（この場
合は４ビット）のノートコード信号（以下、ノートコー
ドＮＣという）に変換してサンプルホールド回路１６に
順次供給する。

この第３ステートは、ノート検出回路１３に記憶されて
いるノートに関してのみ実行されるものであるために、
時間的な無駄は一切生じない。例えばノート検出回路１
３に３種類のノートが記憶されていると、あるブロッ外
こ対する第３ステートはシステムクロックの３クロック
時間で終了する。そして、ノート検出回路１３に記憶さ
れているノートコードＮＣがすべて読み出されると、状
態制御回路１５がこれを検出して次のステートに制御す
る。この場合、ブロック検出回路１４にまだブロック信
号の記憶が存在する場合には前記第２ステートおよび第
３ステートの制御にもどり、これらのステートを前記同
様に実行する。またブロック検出回路１４にブロック信
号の記憶が存在しない場合には、キースィッチ回路１２
のブロック配線Ｂ，〜ＢＩに残されている電荷（配線の
浮遊容量または各配線にそれぞれ接続された微少コンデ
ンサに充電された電荷）をすべて放電させてリセットし
た後に再び前記第１ステートに移行する。一方、サンプ
ルホールド回路１６は、第３ステ…トの状態において、
ブロック検出回路１４から第２ステートの時に供給され
るブロックコードＢＣを記憶保持しており、ノート検出
回路１３から供給されるノートコードＮＣと同期ごせて
出力する。

したがって、サンプルホールド回路１６からは、ブロッ
クコードＢＣとノートコードＮＣが組合された７ビット
構成によるキーコードＫＣが送り出されることになり、
このキーコードＫＣによって動作キースィッチを容易に
識別することができる。このようにして、全動作キース
ィッチの検出が終了するまでには、第１ステート（ＳＴ
，）→第２ステート（ＳＴ２）→第３ステート（ＳＴ３
）・・・……というようにステップするが、ブロック検
出回路１４もこ最初に記憶したすべてのブロックに関す
るブロックコードＢＣを送出しかつ最後のブロックにお
ける動作キースィッチのノートに関するノートコードＮ
Ｃを送出し終えると、フロック検出回路１４およびノー
ト検出回路１３の記憶がすべて抽出されて全くなくなる
ために、これによって第４ステート（ＳＴｏ）すなわち
待期状態となる。

そして、キースィツチ回路１２、ノート検出回路１３お
よびブロック検出回路１４の動作がすべてリセットされ
たことを確認すると再び第１ステート（ＳＴ，）にもど
り、以後は前述したように第２ステート（ＳＬ）、第３
ステート（ＳＴ３）の状態を繰返して第４ステート（Ｓ
Ｔｏ）、つまり待期状態に達することにより、全キース
ィッチの検出動作が１通り繰返される。

キーコーダ１０のサンプルホールド回路１６から送り出
されるキーコードＫＣは、チャンネルプロセッサ２０に
供給され、ここにおいて楽音信号を形成するチャンネル
が割当てられる。この場合、サンプルホールド回路１６
から送り出されるキーコードＫＣは一定期間保持されて
おり、この保持時間はチャンネルプロセッサ２０‘こお
いて１つの割当て処理が実行される動作時間に対応して
いる。また、このキーコーダ１川ま、動作キースィッチ
のすべてを対応するキーコードＫＣに変換して送り出し
を完了する毎に設定される第４ステート状態（待期状態
）においてスタート信号Ｘをサンプルホールド回路１６
を介して送出する。

この信号Ｘはチャンネルプロセッサ２０‘こおいてキー
オフ検出のために使用される。なお、このキーコーダ１
０から送出されるキーコードＫＣのブロックコードＢＣ
およびノートコードＮＣの内容の一例を第１表に示す。

表 １ 表 次に、チャンネルプロセッサ２０は、キーコードメモリ
２１と、キーオン・オフ検出回路２２と、トランケート
回路２３および押鍵状態メモリ２４とによって構成され
ている。

キーコードメモリ２１は同時発音可能なチャンネル数に
対応する特定数の記憶回路を備えており、この記憶回路
は循環シフトレジスタで構成すると好都合である。

この場合、チャンネル数がＡ、キーコードＫＣのビット
数がＢであるとすると、Ｂ個の記憶単位を有するＡステ
ージ（１ステージ＝Ｂビット）のシフトレジスタが用い
られ、記憶された（既に割当てられた）キーコードＫＣ
はクロツクパルスによって順次シフトして時分割的に送
り出されて楽音波形発生のための制御信号として利用さ
れるとともに「このシフトレジスタの入力側に帰還され
て循環するようになっている。キーオン・オフ検出回路
２２は、キーコーダ１０から供給される入力キーコード
ＫＣとキーコードメモリ２１から順次時分割的に送り出
される全記憶キーコードＫＣとを比較し、一致した場合
には入力キーコードＫＣと同一のキーコードＫＣがある
チャンネルにすでに割当てられているものとして入力キ
ーコードＫＣのキーコードメモリ２１への記憶を阻止、
つまりチャンネルの割当てを中止する。

また、上述した比較結果が不一致の場合には、新たなキ
ーが操作されたものであるから、この入力キーコードＫ
Ｃをキーコードメモリ２１の空いているチヤンネルで後
述するトランケート回路２３で指定されたチャンネルに
記憶させる。トランケート回路２３は、キーコードメモ
リ２１の空いているチャンネルのうちで最も空いている
時間の長いチャンネルを検出して前述の入力キーコード
ＫＣのキーコードメモリ２１への記憶を行なわせる。ま
た、全チャンネルにキーコードＫＣが割当てられている
場合には、トランケート回路２３はすでに離鍵されてい
る音で最も減衰が進んでいる音が割当てられているチャ
ンネルを検出し、このチャンネルに記憶されているキー
コードＫＣを入力キーコードＫＣに強制的に書き変える
ように制御する。キーオン・オフ検出回路２２は、各チ
ャンネルへの入力キーコードＫＣの割当て状態をその都
度押鍵状態メモリ２４に供給して記憶させ、その読み出
し出力（以下、キーオン信号ＫＯと称す）によって楽音
形成部７０，７１の各チャンネル（楽音形成回路７０ａ
〜７０ｈ，７１ａ〜７１ｈ）の発音動作制御を行なわせ
るとともに、離鍵を検出して押鍵状態メモＩＪ２４の対
応する記憶内容を変更し、そのチャンネルの発音を所定
の条件に従いながら、つまり徐々に減衰させる等の制御
を行ないながら発音を終了させる。押鍵状態メモリ２４
に記憶された内容から空チャンネルを選択し、キーコー
ドメモリ２１の対応するチャンネルのステージに入力キ
ーコードＫＣを記憶する。なお、キーコードメモリ２１
と押鍵状態メモリ２４は互いに同期した状態で各チャン
ネルに対応した部分が時分割的に選択されて信号の記憶
が行なわれるようになっており、このチャンネルプロセ
ッサ２川まタイミング信号発生部１００よりのクロツク
パルスによって制御されている。この場合、チャンネル
プロセッサ２０は、入力キーコードＫＣの割当て動作を
、凶空チャンネル（つまりキーコードＫＣが記憶されて
いないチャンネル）があるか、佃該入力キーコードＫＣ
がすでにいずれかのチャンネルに割当てられている（該
入力キーコードＫＣがすでに記憶されている）かどうか
、の基本的な２条件によって実行しているために、該入
力キーコードＫＣの割当てチャンネルは、それ以前の演
奏状態および該演奏に基ず〈割当て状態によって左右さ
れ、どのチャンネルに割当てられるかは特定されず、こ
の結果チャンネルプロセッサ２０の割当て動作は不規則
、つまりランダムなものとなる。次に、キーコード・音
高電圧変換部３０は、サンプリング回路３１と、サンプ
リング周期を制御するサンプリング制御回路３２と、デ
ジタル・アナログ変換回路３３とによって構成されてい
る。

そして、このキーコード音高電圧変換部３０は、チャン
ネルプロセッサ２０から供給されるキーコードＫＣをサ
ンプリング回路３１においてサンプリングし「このサン
プリングしたキーコードＫＣをデジタル・アナログ変換
回路３３に供給する。この場合、サンプリング回路３１
はサンプリング制御回路３２の出力によってサンプリン
グ周期が決定されており、その周期はキーコードメモリ
２１の内容をシフトするためのクロックパルスをチャン
ネル数よりも１個多くカウントした時間となっている。
したがって、サンプリング回路３１は、キーコードメモ
リ２１のシフトがほぼ一巡する毎に、順次異なるチャン
ネルに対応したキーコードＫＣをサンプリングするとと
もに、このサンプリングしたキーコードＫＣを次のサン
プリング時まで出力し続けることになり、これによって
減速サンプリングを行なっている。これは、前述したキ
ーコーダ１０およびチャンネルプロセッサ２０がキース
ィッチ１１・〜１１ｎの状態（押鍵状態および離鍵状態
）の検出およびチャンネルへの割当てを迅速に行なう必
要があるのに対し、音高電圧を扱う部分は並列処理を行
なっているために高速動作を必要としないのと、アナロ
グ信号の音高電圧を高速で扱うと動作が追従しない。す
なわち回路系および配線系における微少静電容量によっ
て波形がなまり、これによってキーコードＫＣに一致し
た正確な楽音が得られなくなる。このような種々の理由
によってキーコードＫＣの減速サンプリングを行ない、
このサンプリングされたキーコードＫＣをアナログ信号
に変換し、音高電圧ＫＶとして各チャンネルに対応した
楽音形成回路７０ａ〜７０ｈ，７１ａ〜７１Ｍこ供給し
ている。サンプリング回路３１の出力側に接続されたデ
ジタル・アナログ変換回路３３が上述したキーコードＫ
Ｃを対応する音高電圧ＫＶに変換する部分である。この
デジタル・アナログ変換回路３３は、前述したようにサ
ンプリング回路３１で減速サンプリングされたキーコー
ドＫＣを入力とし、このキーコードＫＣをブロックコー
ドＢＣとノートコードＮ〇こ分けてそれぞれをデコード
する。そして、ブロックコードＢＣのデコードされた出
力によって抵抗分圧回路から該ブロックに対応する電圧
信号を取り出し、この取り出した電圧信号をノートコー
ドＮＣをデコードした出力によって該ノートに対応して
さらに分圧することにより当該キーコードＫＣに対応し
た音高電圧ＫＶを発生する。この音高電圧ＫＶは、サン
プリング制御回路３２から供給される制御信号によって
、サンプリング回路３１の各サンプリングされたキーコ
ードＫＣが割当てられたチャンネルと同一のチャンネル
にスタティックな状態で分配される。この場合、各チャ
ンネルへの音高電圧ＫＶの分配動作は、前述した押鍵状
態メモリ２４と同期して作動しており、選択されるチャ
ンネルも一致している。次に、チャンネル別音高電圧制
御部４０は、各チャンネル別にそれぞれ独立して設けら
れた音高電圧制御回路４０ａ〜４０ｈによって構成され
ている。

この音高電圧制御回路４０ａ〜４０ｈは、前記デジタル
・アナログ変換回路３３から供給される各チャンネルの
音高電圧ＫＶ（ＫＶ，〜ＫＶ８）を各チャンネル別に入
力し、かつ押鍵状態メモリ２４から供給されるキーオン
信号ＫＯによって電界効果トランジスタ等のスイッチン
グ素子からなるゲート４１を開くことにより音高電圧Ｋ
Ｖをコンデンサ４２に記憶し、このコンデンサ４２の端
子電圧を楽音形成部７０，７１の各楽音形成回路７０ａ
〜７０ｈ，７１ａ〜７１ｈに音高電圧ＫＶ（ＫＶ，′〜
ＫＶ８′）として供給する。次に楽音要素制御部５０は
、楽音形成部７０，７１の楽音形成回路７０ａ〜７０ｈ
，７１ａ〜７１ｈに設けられた後述する電圧制御型可変
周波数発振器（以下ＶＣＯと称す）、／・ィパスおよび
ローパス特性の電圧制御可変フィル夕（以下ＨＰＶＣＦ
、ＬＰＶＣＦと称す）、および電圧制御型可変利得増幅
器（以下ＶＣＡと称す）の特性をそれぞれ制御する楽音
要素制御信号を送出するものであって、ＶＣ○、ＶＣＦ
、ＶＣＡに対応して上記制御信号を操作設定する複数の
操作子が設けられており、この各操作子によって設定さ
れた正および負の電圧値からなる第１および第２の楽音
要素制御信号ＳＣ，，ＳＣ２が出力されるように構成さ
れているもので、正の電圧値の第１の楽音要素制御信号
ＳＣ，は第１の制御信号分配部６０１こ供給され、また
負の電圧値の第２の楽音要素制御信号ＳＣ２は第２の制
御信号分配部６１に供給される。

次に制御信号分配部６０，６１は各チャンネル別に設け
られた制御量設定用の設定回路６０ａ〜６０ｈ，６１ａ
〜６１ｈを有しており、この設定回路６０ａ〜６０ｈ，
６１ａ〜６１ｈを調整することによって、各チャンネル
の楽音形成回路７０ａ〜７０ｈ，７１ａ〜７１ｈに供給
する楽音要素制御信号ＳＣ，，ＳＣ２を各チャンネル別
に可変設定できるようになっている。

そしてこの場合、楽音要素制御部５０および制御信号分
配部は発生楽音の楽音要素を制御する楽音要素制御手段
を構成している。次に、第１および第２の楽音形成部７
０，７１は、各チャンネルに対応して設けられた楽音形
成回路７０ａ〜７０ｈ，７１ａ〜７１ｈを有している。
そして、この各楽音形成回路７０ａ〜７０ｈ，７１ａ〜
７１ｈは、チャンネル別音高電圧制御部４０の各音高制
御回路４０ａ〜４０ｈからの音高電圧ＫＶ，′〜ＫＶ８
′が並列的に供給され、この音高電圧ＫＶ，′〜ＫＶ８
′に対応した音高の楽音信号を形成発生するものである
。この場合、各楽音形成回路７０ａ〜７０ｈは、第１の
ェンベロープ波形制御信号発生部８０からのェンベロー
プ波形制御信号が共通に供給されており、これにより該
回路７０ａ〜７０Ｍこおいて形成される楽音信号のピッ
チ、音色、音量が該制御信号によって設定されるェンベ
ロープ波形に対応して経時的に可変制御される。また、
各楽音形成回路７１ａ〜７１Ｍこは、第２のェンベロー
プ波形制御信号発生部８１からのェンベロープ波形制御
信号が共通に供給されており、上記と同様に形成楽音信
号のピッチ、音色、音量が経時的に可変制御される。更
に、各楽音形成回路７０ａ〜７０ｈ，７１ａ〜７１ｈは
、それぞれ対応する前記設定回路６０ａ〜６０ｈ，６１
ａ〜６１ｈを介して供給される第１および第２の楽音要
素制御信号ＳＣ，，ＳＣ２によって各楽音形成回路７０
ａ〜７０ｈ，７１ａ〜７１ｈ毎に形成楽音ピッチ、音色
、音量の少なくとも１つの楽音要素が異なった対様で設
定制御されるものである。このようにして、各楽音形成
回路７０ａ〜７０ｈ，７１ａ〜７１ｈからは、各系列毎
および各発音チャンネル毎にそれぞれ異なった状態の楽
音信号が発生される。

次に、タイミング信号発生部１００１ま、図示しない基
準発振器から供給される基準クロック信号をカウントし
て種々のタイミング信号を作り、このタイミング信号を
上述した各部１０，２０，３０‘こ供給してその動作制
御を行なうとともに、全体としての動作上の同期を得て
いる。

このように構成された電子楽器において、鍵盤部である
鍵が押鍵されて対応するキースィッチ１１，〜１１ｎが
閉じること、前述したようにキーコーダー０１こおいて
押鍵に対応したキーコードＫＣが発生され、このキーコ
ードＫＣはチャンネルプロセッサ２０に供給される。

チャンネルプロセッサ２川ま、キーオン・オフ検出回路
２２およびトランケート回路２３との脇動によって空チ
ャンネルの内のいずれかのチャンネルまたはトランケー
トの最も進行したチャンネルを選択し、この選択したチ
ャンネルに対応したキーコードメモリ２１の対応位置に
キーコードＫＣを記憶させる。一方、キーオン・オフ検
出回路２２は、押鍵状態メモリ２４の上記選択したチャ
ンネルに対応するチャンネルにキーオン信号ＫＯを記憶
させる。押鍵状態メモリ２４は押鍵状態を記憶したチャ
ンネルに対応する発音チャンネルの音高電圧制御回路４
０ａ〜４１ｂにキーオン信号ＫＯ，〜ＫＯ８を供給する
。一方、キーコード音高電圧変換部３０は、キーコード
メモリ２１から送出されるキーコードＫＣをサンプリン
グ回路３１に於いてサンプリング制御回路３２の出力に
対応して減速サンプリングし、この減速サンプリングし
たキーコードＫＣ′をデジタル・アナログ変換回路３３
に供給する。デジタル・アナログ変換回路３３は、キー
コード信号ＫＣ′を対応する音高電圧ＫＶに変換してそ
のチャンネルを担当する音高電圧制御回路４０ａ〜４０
ｈに供給する。各音高電圧制御回路４０ａ〜４０ｈは、
各チャンネル別に供給されるキーオン信号ＫＯ，〜ＫＯ
８によってゲート４１を開き、これによってデジタル・
アナログ変換回路３３から各チャンネル別に供給される
音高電圧ＫＶ，〜ＫＶ８をコンデンサ４２に記憶し、こ
のコンデンサ４２に記憶保持した音高電圧ＫＶ，′〜Ｋ
Ｖ８′を２系列の楽音形成部７０，７１の各楽音形成回
路７０ａ〜７０ｈ，７１ａ〜７１ｈにそれぞれ並列に供
給する。一方、楽音要素制御部５０‘ま、操作子によっ
て設定された正電圧の第１の楽音要素制御信号ＳＣ，を
制御信号分配部６０の各設定回路６０ａ〜６０ｈに供給
しまた負電圧の第２の楽音要素制御信号ＳＣ２を制御信
号分配部６１の各設定回路６１ａ〜６１ｈに供給してい
る。

従って、各設定回路６０ａ〜６０ｈ，６１ａ〜６１ｈを
それぞれ異なった状態に設定することにより楽音形成部
７０，７１の各楽音形成回路７０ａ〜７０ｈ，７１ａ〜
７１Ｍこは、各設定回路６８ａ〜６０ｈ，６１ａ〜６１
ｈの設定状態にそれぞれ対応した楽音要素制御信号ＳＣ
，，ＳＣ２が結合され、この結果「各楽音形成回路７０
ａ〜７０ｈ，７１ａ〜７１ｈは各回路毎にそれぞれ異な
った特性で楽音信号を形成する。そして、各楽音形成回
路７０ａ〜７０ｈ，７１ａ〜７１ｈに於いて形成された
各楽音信号は、それぞれ合成された後にサウンドシステ
ム９０の図示しないェクスプレッション回路、増幅器等
を介してスピーカーから演奏音として発音される。

従って、このように構成された電子楽器においては、各
発音チャンネルの発音特性が異なっている（各楽音形成
回路７０ａ〜７０ｈ，７１ａ〜７１ｈの楽音形成特性が
それぞれ異なっている）ために、同時に発音される複数
の楽音は互いにその楽音要素が割当てられた発音チャン
ネルによって異なったものとなる。

またチャンネルプロセッサ２０における操作鍵に対応し
たキーコードＫＣの割当て動作が前述したように不規則
、つまりランダムであるために、同一操作鍵（同一キー
コードＫＣ）であっても、その都度割当てられる発音チ
ャンネルが変って、同一昔高であっても楽音要素が若干
異なったランダム性を有する楽音となる。以上の説明が
この発明による電子楽器の一実施例を示す全体構成略示
ブロック図に対する構成および動作の概略説明である。

次に、上述した各部の構成およびその動作を順次詳細に
説明する。

Ｂ 各部の構成および動作の詳細説明 なお、キーコーダ１川こ関しては、本件出願人が先に出
願した特願昭５０−９９１５２号（特開昭５２一２３３
２４号）・発明の名称「キーコーダ・，、特豚昭５０−
１００８７９号（特開昭５２−２４５１８号）・発明の
名称「キースィッチ検出処理装置」あるいは特藤昭５１
−７５０６５号・発明の名称「電子楽器」の明細書中に
詳細に説明されており、またキーコード・音高電圧変換
部３川こ関しては上記特顔昭５１一７５０６５号（特開
昭５３−１０７４号公報）・発明の名称「電子楽器」の
明細書中に詳細に説明されているので、ここではその説
明を省略する。

■ タイミング信号発生部１００ 第２図は、第１図に示すタイミング信号発生部１００の
要部を示す具体的な回路図であり、この電子楽器におけ
る動作の基準となる各種タイミング信号を発生する部分
であらる。

したがって、まずこのタイミング信号発生部１００を最
初に説明する。このタイミング信号発生部１００は、カ
スケード接続された４個のフリップフロップで構成され
る４ビットのカウンタ１０１と、チャンネル数に一致す
るビット（この実施例においては、以下８チャンネル構
成の回路として説明する。）を有するシフトレジスタ１
０２とからなる。カウンタ１０１は図示しない基準発振
器の出力パルスめを２分周した出力パルスぐ，，Ｊ２の
うち、第６図ａに示すクロックパルス少，を入力として
カウントする。このクロツクパルス◇，のパルス間隔は
例々えば１仏ｓの極めて高速パルスとなっており、この
パルス間隔を以下『チャンネル時間』と称することにす
る。この電子楽器における同時発音数を８音とすると全
チャンネル数は８チャンネルであり、クロツクパルスぐ
，によって順次区切られるｌｙｓ幅のタイムスロットは
、第１チャンネル〜第８チャンネルに順次対応して駆動
される（第７図ｂ）。これは、前述したチャンネルプ。
セツサ２０１こおいて、複数の楽音を同時に発音可能と
するために各種の記憶回路や論理回路を時分割的に共用
させて、ダイナミック論理的に構成しているためである
。また、上述したチャンネル時間は、第６図Ｍこ示すよ
うに各タイムスロットを順に第１チャンネル時間〜第８
チャンネル時間とすると、各チャンネル時間は８チャン
ネル時間毎に循環して発生されることになる。つまり、
カウンタ１０１の入力端子にクロツクパルスＪ・が図示
しない発振器から供給されると、このカウンタ１０１は
クロツクバルスＪ，を順次カウントし、このカウントの
結果を並列４ビット構成によるバィナリーデシマルコー
ドとして出力する。この出力のうち、最上位のフリップ
フロツプの出力は、インバータ１０３を介して第６図ｃ
に示すように第１チャンネル時間〜第８チャンネル時間
の範囲にわたって出力を送出するパルスＳ，〜Ｓ８とし
て取り出される。また、最上位のフリップフロップから
は、そのままの状態で第７図ｄに示すようにパルスＳ，
〜Ｓ８を反転した状態のパルスＳ９〜Ｓ，６が取り出さ
れている。また、カゥンタ１０１から出力される並列４
ビット出力信号は、アンドゲート１０４において一致を
求めることによってフルカウント状態が検出され、この
フルカウント時における出力を第７図ｅに示すようにパ
ルスＳ，６として取り出し、またこのパルスＳ，６をイ
ンバータ１０５を介して取り出すことによって第７図ｆ
に示すようにパルスＳ，６を得ている。つまり、このパ
ルスＳ，６はチャンネルプロセッサ２０における一回の
割当て処理動作時間毎（１６ｒｓ）に発生されるもので
あり、各チャンネル時間が２循環する時間を必要として
いる。これはチャンネルプ。セッサ２０が、始めの８チ
ャンネル時間で入力キーコードＫＣとすでに割当て処理
が完了している記憶キーコードＫＣとの比較を行ない、
続く８チャンネル時間で書き込み処理を行なっているた
めであり、上述した第７図ｃ，ｄに示すパルスＳ，〜Ｓ
８とパルスＳ９〜Ｓ，６は前半の８チャンネル時間と後
半の８チャンネル時間を分離している。

また、アンドゲート１０６はカウンタ１０１から出力さ
れる並列４ビット出力の内の第１〜第３出力の一致をァ
ンドゲート１０６において求めることにより、第７図ｇ
に示すように第８チャンネル時間に出力を発生するパル
スＳ６，Ｓ，６を得ている。このアンドゲート１０６か
ら送出されるパルスＳ８，Ｓ，６は８ステージのシフト
レジスター０２に供給されて順次シフトアップされ、各
ステージの出力端からは第７図ｊ〜Ｑに示すように第１
〜第８チャンネル時間を順次サンプリングした状態のパ
ルスＢＴ，〜ＢＴ８が得られる。したがって、シフトレ
ジスタ１０２の各ステージ出力は第１〜第８チャンネル
時間に対応したタイミング信号をパラレルに取り出して
いることになる。更に。シフトレジスタ１０２の第１〜
第７ステージ出力は、オアゲート１０７を介して取り出
しており、アンドゲート１０８においてこのオアゲート
１０７の出力とカウンタ１０１の最上位ビット出力との
一致を求めることによって、第７図ｈ‘こ示すクロック
バルスＯＡを得ている。また、アンドゲート１０９はオ
アゲート１０７の出力とインバータ１０３の出力との一
致を求めることによって第７図ｉに示すクロックパルス
マＢを得ている。このようなパルス信号およびクロツク
パルスをタイミング信号として各部の動作が実行されて
いる。

以下、上述したタイミング信号を用いて各部の動作をそ
のブロック毎に順次詳細に説明する。■ チヤンネルプ
ロセツサ２０ まず、チャンネルプロセッサ２０の構成およびその動作
を詳細に説明する。

第３図〜第６図はチャンネルプロセッサ２０を構成する
キーコードメモリ２１、キーオン・オフ検出回路２２、
トランケート回路２３および押鍵状態メモリ２４の具体
的な実施例を示す回路図である。第３図に示すキーコー
ドメモリ２１は、キーコードＫＣの各ビットＫＮ，〜Ｋ
Ｂ３毎にシフトレジスタ２０５ａ〜２０５ｇを有してお
り、このシフトレジスタ２０５ａ〜２０５ｇのステージ
数（記憶位置の数）は、同時に発音できる楽音数、つま
りチャンネル数（この実施例では前述したように８チャ
ンネル）に一致している。そして、このシフトレジスタ
２０５ａ〜２０５ｇは、第７図ａに示すクロツクパルス
少，と、このクロツクパルス◇，に対して逆位相のクロ
ックパルスＪ２とからなる２相クロックパルスによって
駆動されて順次シフトし、最終段から出力される出力信
号は各アンドゲート２０６ａ〜２０６ｇおよび各オアゲ
ート２０７ａ〜２０７ｇを介して各シフトレジスタ２０
５ａ〜２０５ｇの各入力側に帰還されるようになってい
る。したがって、シフトレジスタ２０５ａ〜２０５ｇは
全体として並列ビット構成によるキーコードＫＣをチャ
ンネル数だけ記憶することができるステージ数を有する
８ステージ７ビットの循還型シフトレジスタを構成して
いることになる。また、この各シフトレジスタ２０５ａ
〜２０５ｇの入力側には、ビットＫＮ，〜Ｋ＆によって
構成されるキーコードＫＣが各ァンドゲート２０８ａ〜
２０８ｇおよび各オアゲート２０７ａ〜２０７ｇを介し
て供給されている。したがって、ライン２０９に後述す
るキーオン・オフ検出回路２２からセット信号が供給さ
れると、各アンドゲート２０８ａ〜２０８ｇが開いて、
キーコードＫＣの各ビット信号ＫＮ，〜ＫＢ３が取り込
まれ、各シフトレジスタ２０５ａ〜２０５ｇのまだキー
コードＫＣが割当てられていないチャンネルのいずれか
１つのチャンネルに対応するステージ部分に書き込まれ
て記憶保持される。記憶されたキーコードＫＣ（ＫＮ，
〜ＫＢ３）がどのチャンネルに割当てられるかは、クロ
ツクパルス■，，マ２で駆動されている各シフトレジス
タ２０５ａ〜２０５ｇの出力タイミングによって判別す
ることができる。これは、クロックパルスめ・，マ２と
時分割的の割当て処理が行なわれるチャンネルとが同期
しかつ対応しているためである。したがって、各チャン
ネルに割当てられた記憶キーコードＫＣは、第７図ｂに
示すチャンネル時間毎に順次時分割的に出力端子２１０
ａ〜２１０ｇに出力されるととともに、各シフトレジス
タ２０５ａ〜２０５ｇの入力側にも帰還されて記憶が保
持し続けられる。次に、第４図に示すキーオン・オフ検
出回路２２は、キーコード比較回路２１１を有しており
、上記キーコードメモリ２１の各シフトレジスタ２０５
ａ〜２０５ｇから出力される記憶キーコードＫＣとキー
コーダ１０から現在供給されているキーコードＫＣとを
比較している。

この場合、キーコード比較回路２１１に供給される各チ
ャンネルに対応した記億キーコードＫＣは、第７図ｂに
示す１割当て時間ＴＰの間に２回循環して供給されるよ
うになっている。つまり、前半割当て期間ＴＰ．（第７
図ｃ）で第１〜第８までの各チャンネル時間が１循環し
、後半割当て時間ＴＰ２（第７図ｃ）においてもう１循
環するためである。

これに対し、キーコーダ１０のサンプルホールド回路１
６から出力されるキーコードＫＣ‘ま、第７図ｉに示す
クロックパルスＯＢによって読み出されているために、
このキーコードＫＣの内容は１割当て期間ＴＰの間は変
化しない。したがって、このように構成された回路にお
いては、１割当て期間ＴＰ内において各シフトレジスタ
２０５ａ〜２０５ｇの内容を２回循環させて出力させる
ことにより、前半割当て期間ＴＰ，において現在キーコ
ーダ１０から出力されているキーコードＫＣがすでに記
憶されているか否か（すでにあるチャンネルに割当てら
れているかどうか）の比較動作を行ない、後半割当て期
間ＴＰ２においては前半の比較結果に基ずく割当て動作
を行なう。

また、上記キーコード比較回路２１１から出力される一
致検出信号ＥＱは、上記比較の結果、一致が得られた場
合はｎ１【で不一致の場合はい０″である。この比較に
おいて入力されたキーコードＫＣがどのチャンネルに割
当てられているキーコードＫＣと一致したのかは、一致
検出信号ＥＱがい１″となったチャンネル時間によって
判定される。そして、例えば前半割当て期間ＴＰ，の終
了時において、キーコード比較回路２１１から一致検出
信号ＥＱとして”０″信号（入力キーコードＫＣがまだ
どのチャンネルにも割当てられていないことを示す）が
出力されると、アンドゲート２１２の出力もこれに伴な
つてい０″となる。この結果、アンドゲード２１２のぃ
０″出力信号はオアゲート２１３およびアンドゲート２
１４を介して遅延フリツプフロップ２１５に記憶される
。この場合、アンドゲート２１４の一方の入力端には、
第７図ｆに示すパルス信号Ｓ，６が供給されているため
に、遅延フリップフロップ２１５の記憶内容は、１割当
て期間ＴＰの終了時まで保持される。そして、この遅延
フリツプフロップ２１５の出力信号い０″は、インバー
タ２１６において反転した後に、アンドゲート２１７に
供給される。この場合、チャンネル数に対応した記憶ス
テージ数（この実施例では８ステージ）を有し、クロツ
クパルス？・，ぐ２によって各チャンネル時間に同期し
て駆動されるシフトレジスタ２１８が設けられており、
このシフトレジスタ２１８には各チャンネルの割当て状
態が空チャンネル、、０″、割当てチャンネルぃ１″と
して書き込まれて順次シフトしている。したがって、こ
のシフトレジスタ２１８の出力を判別し、かつその、、
０″出力の発生チャンネル時間によって空チャンネルが
指定される。

シフトレジスタ２１８から空チャンネルを示すぃ０″出
力が発生されると、ぃ０″信号はインバータ２１９を介
してアンドゲート２１７に供給される。この場合、アン
ドゲート２１７の他の４つの入力端にはィンバータ２１
６を介して供給されたぃ１″信号、後半割当て期間ＴＰ
２を示すパルスＳ９〜Ｓ，６（第７図ｄ）、キーコード
ＫＣが供給されていることを検出するオアゲート２２０
からのぃ１″信号およびトランケート２３からのトラン
ケート信号がそれぞれ供給されている。このトランケー
ト信号については後述するように最も古く離鍵されたチ
ャンネルを判別して該チャンネルに対応したチャンネル
時間に発生されるもので、特に後半割当て期間ＴＰ２の
該当するチャンネル時間に１個のみ発生するようになっ
ている。したがって、アンドゲート２１７からは、シフ
トレジスタ２１８から空チャンネルに対応したチャンネ
ル時間にぃ０″信号が出力されるチャンネルのうち、ト
ランケート信号によって指示される最も古く離鍵された
チャンネルに対応するチャンネル時間にぃ１″信号が出
力される。このアンドゲート２１７の出力い１″信号が
キーコードメモリ２１のライン２０９にセット信号とし
て供給される。このセット信号が供給されると、キーコ
ードメモリ２１は前述したように入力キーコードＫＣを
空チャンネルに対応したステージのいずれかのステージ
に記憶する。また、アンドゲート２１７の、、１″出力
信号は、オアゲート２２２を介してシフトレジスタ２１
８の対応するステージ、つまり上記セット信号により入
力キーコードＫＣがキーコードメモリ２１に書き込まれ
たチャンネルに対応するシフトレジスタ２１８の記憶ス
テージにすでに割当てが完了していることを表わすい１
″信号が書き込まれる。次に、入力キーコードＫＣがす
でにキーコードメモリ２１に記憶されていてあるチャン
ネルへの割当てが完了している場合について説明する。

入力キーコードＫＣがすでにあるチャンネルに割当てら
れている場合には、キーコード比較回路２１１の一致検
出信号ＥＱはい１″となる。この一致検出信号ＥＱ＝い
１″は、アンドゲート２１２に供給される。

この一致検出信号ＥＱ＝リ１″のタイミング（チヤンネ
ル）においてはシフトレジスタ２１８の出力も必ずい１
″であり、またオアゲート２２０の出力信号も”１″で
あるので、一致検出信号ＥＱ＝い１″となったチャンネ
ル時間に於いてアンドゲート２１２は条件が成立してい
１″信号が出力される。このい１″信号はオアゲート２
１３およびアンドゲート２１４を介して遅延フリッブフ
ロップ２１５に供給され、前述した場合と同様に１割当
て期間ＴＰ（第７図）の終了まで保持される。しかし、
この遅延フリツプフロツプ２１５の出力側にはィンバー
タ２１６が設けられており、キーコード比較回路２１１
から一致検出信号ＥＱ＝い１″が出力された状態におい
てはアンドゲート２１７から、、１″信号を得ることが
できず、割当て動作は実行されない。以上の動作はキー
オン・オフ検出回路２２における入力キーコードＫＣの
チャンネル割当て動作である。

次に、キーオン・オフ検出回路２２の離鍵検出動作につ
いて説明する。上述したチャンネル割当て動作において
、アンドゲート２１７からは割当てが実行されたチャン
ネルに対応するチャンネル時間にい１″信号が出力され
てシフトレジスタ２１８のそのチャンネルに対応するス
テージにこのチャンネルの割当てが完了していることを
表わすい１″信号が書き込まれた。

したがって、このシフトレジスタ２１８は、各チャンネ
ルの割当状態を記憶していることになり、このシフトレ
ジスタ２１８の記憶情報は、チャンネル時間に対応した
クロックパルス◇，，０２ で順次シフトされ、最終段
から順次出力されて次に説明する押鍵状態メモリ２４に
供給されるとともに、アンドゲート２２３およびオアゲ
ート２２２を介して入力側に加えられることによりｍ頃
次循環して記憶が保持されている。

一方、アンドゲート２１７から出力される割当てチャン
ネルを示す信号は、オアゲート２２４を介して、シフト
レジスタ２１８と同一構成による８ステージシフトレジ
スタ２２５に順次書き込まれて記憶される。

したがって、この時点においてはシフトレジスタ２２５
の内容はシフトレジスタ２１８の内容と同一となり、ま
た同一のクロツクパルスぐ・，少２によって順次シフト
されている。そして、このシフトレジスタ２２５の最終
段から出力された信号は、アンドゲート２２６を介して
その入力側にもどされて保持される。

次に、前述した第１図のキーコーダ１０のサンプルホー
ルド回路１６から操作キースィッチのすべてを対応する
キーコードＫＣに変換して送り出しを完了する毎に設定
される第４ステ−ト状態（待期状態）においてクロック
パルスＯＢのタイミングで送り出されるスタート信号Ｘ
はインバ−夕２２７を介してアンドゲート２２６に供給
され、アンドゲート２２６をインヒピツトして、これに
よりシフトレジスタ２２５の記憶内容がすべてリセット
される。

このリセット動作が完了した後、シフトレジスタ２２５
はアンドゲート２１７の出力信号およびアンドゲート２
２８を介してアンドゲート２１２の出力信号を書き込む
。

このような動作を行なわせることによって、シフトレジ
スタ２２５には、第４ステート（待期状態）後において
操作されているキースィッチが割当てられたチャンネル
に対応するステージにい１″信号が書き込まれ、次のス
タート信号×が発生するまで自己保持する。これに対し
、シフトレジスタ２１８はリセット動作を何ら行なって
いないために、その後に離鍵されたチャンネルに対して
もその対応するステージにい１″信号を記憶し続けてい
る。

この場合、次に再び第４ステート状態となってスタート
信号Ｘが供給されると、シフトレジス夕２２５の出力信
号が入力側に帰還されなくなるが、ィンバータ２２９を
介してナンドゲート２３０に供給される。このナンドゲ
ート２３川こは、第７図ｃに示すパルス信号Ｓ，〜Ｓ８
、スタート信号Ｘ、シフトレジスタ２２５の反転出力信
号およびシフトレジスタ２１８の出力信号が供聯合され
ている。したがって、第４ステート状態でかつパルス信
号Ｓ，〜Ｓ８の期間（前半割当て期間ＴＰ，）において
のみシフトレジスタ２１８とシフトレジスタ２２５の出
力が比較されることになる。そして、シフトレジスタ２
１８の出力がぃ１″で、シフトレジスタ２２５の出力が
い０″となっている場合、つまり最も新しい第４ステー
ト状態後において、そのチャンネルに割当てられたキ−
コードＫＣと同一のキーコードＫＣが供給され続けてい
ない場合（すなわち離鍵されている）には、ィンバータ
２２９の出力が”１″となるために、ナンドゲート２３
０の出力が”０″となって離鍵状態にあるチャンネルを
検出する。

したがって、このナンドゲート２３０から出力されるい
０″信号のチャンネル時間を判別することによってどの
チャンネルで離鍵されたのかがわかる。このナンドゲー
ト２３０のぃ０″出力信号は、アンドゲート２２３をィ
ンヒビットするために、シフトレジスタ２１８の、、１
″出力信号が入力側にもどされなくなり、これによって
すでに離鍵されているチャンネルに対応したステージの
ｎｌ″信号が強制的にぃ０″信号に書き換えられる。

なお、２３１はナンドゲート２３０から出力される離鍵
チャンネルを検出したことを表わすい０″信号を反転し
たぃ１″信号を次に説明するトランケート回路２３に供
給するィンバータである。

次にトランケート回路２３について説明する。

第６図はトランケート回路２３の具体的な実施例を示す
ものであってＹ上述したキーオン・オフ検出回路２２の
ナンドゲート２３０から離鍵されたチャンネルが検出さ
れると、この離鍵チャンネル検出信号はィンバータ２３
１においてい１″信号に反転されてオアゲート２３４を
介して遅延フリップフロップ２３５に記憶される。

この遅延フリップフロツプ２３５の出力信号はアンドゲ
ート２３６およびオアゲート２３４を介して入力側にも
どされて保持される。この場合、アンドゲート２３６の
他の入力には、第７図ｆに示すパルス信号Ｓ，６が供給
されているために、遅延フリップフロップ２３５の内容
は割当て期間ＴＰの終了時まで保持された後にリセット
される。この状態において、キーオン・オフ検出回路２
２のシフトレジスタ２１８から出力が送出されると、割
当てが行なわれていないチャンネルに対応したチャンネ
ル時間に、ィンバー夕２３７からぃ１″信号が供給され
るため、後半割当て期間ＴＰ２に（パルスＳ９〜Ｓ，６
）においてアンドゲ−ト２３８からシフトレジスタ２１
８のい０″出力に対応してパルス信号が送り出される。
なお、後述説明するがナンドゲート２３９の出力はこの
場合い１１″である。

このアンドゲート２３８の出力信号は、加算器２４０の
入力端子ＣＩに供給され、これによって入力端子Ａ，〜
Ａ８に供給される３ビットの被加算信号に「１」が加算
され、この加算結果が３ビットの信号として出力端子Ｓ
，〜Ｓ３から出力される。この場合、加算器２４０の出
力端子Ｓ，〜Ｓ３には、インバータ２３７の出力を一方
の入力信号とするアンドゲート２４１ａ〜２４１ｃがそ
れぞれ接続されており、ィンバータ２３７からぃ１″信
号が出力された場合のみ、つまり割当てが行なわれてい
ないチャンネルに対応したチャンネル時間の時のみアン
ドゲート２４１ａ〜２４１ｃが開かれてオアゲート２４
２およびアンドゲート２４３，２４４を介してシフトレ
ジスタ２４５ａ〜２４５ｃの入力端にそれぞれ供給され
るようになっている。

なお、アンドゲート２４３，２４４は、インバータ２４
６を介して供給される”１１″信号（この場合にはイニ
シャルクリア信号ＩＣが発生されていない）によって開
かれている。シフトレジスタ２４５ａ〜２４５ｃはチヤ
ンネル数と一致する記憶ステージ（この実施例では８ス
テージ）を有するシフトレジスタによって礎成されてお
り、チャンネル時間に同期したクロツクパルスＪ，，ぐ
２によって順次シフトされて最終段から出力信号が送出
されている。このシフトレジスタ２４５ａ〜２４５ｃの
各出力信号は、前述した加算器２４０の被加算信号用の
各入力端子Ａ，〜Ａ３にそれぞれ供給されている。した
がって、これらの部分はキーオン・オフ検出回路２２が
前述した離鍵を検出する毎に各シフトレジスタ２４５ａ
〜２４５ｃの各ステージのうち、シフトレジスタ２１８
の空チャンネルに対応したステージにおいて、現在のカ
ウント値に順次１加算するような離鍵チャンネル経過記
憶回路２４７を構成していることになる。この離鍵チャ
ンネル経過記憶回路２４７は、８ステージ構成によるシ
フトレジスタ２４５ａ〜２４５ｃを３段並列構成として
使用しているために、各チャンネル毎に与えられた並列
３ビットの離鍵経過信号がチャンネル時間に対応して順
次シフトしていることになり、最も古く離鍵されたチャ
ンネルに対応するチャンネル時間に最も大きな値の離鍵
経過信号が３ビット信号（バィナリーコード）として出
力される。この場合、離鍵チャンネル経過記憶回路２４
７は、前述したように３ビット構成となっているために
、その出力値の最大は７（、、１１ｒ）となり、これに
１加算を行なうと０（い０００″）となって最古の雛鍵
チャンネルが最も新しく離鍵されたものとなってしまう
不都合がある。このために、各シフトレジスタ２４５ａ
〜２４５ｃの出力側には、３ビット信号の一致を求める
ナンドゲート２３９が設けられており、このナンドゲー
ト２３９の出力信号によってアンドゲート２３８をイン
ヒビツトすることによりそのチャンネルにおいては以後
の加算を停止して上述した不都合を除去している。以上
のような動作を行なわせることによって、以後に説明す
る回路によって離鍵の最も古いチャンネルから順次割当
て動作を行なうことができる。これは、離鍵後において
サスティンが加わっているために、操作された鍵が多い
場合には、最も古い雛鍵チャンネルを判別して新たなキ
ーコードＫＣを割当てる必要があるためである。

離鍵チャンネル経過記憶回路２４７から各チャンネル時
間に対応して出力される３ビットの雛鍵経過信号は、各
ビット毎にアンドゲート２４８ａ〜２４８ｃおよびオア
ゲート２４９ａ〜２４９ｃを介して遅延フリツプフロツ
プ２５０ａ〜２５０ｃに供給されて記憶されるよになっ
ている。この場合、各遅延フリップフロップ２５０ａ〜
２５０ｃに記憶された３ビットの信号は、クロツクパル
スＪ，で読み込まれてクロックパルス少２で読み出され
ているために、１クロックパルス分だけ遅延されて出力
されることになり、この各出力信号は各アンドゲート２
５１ａ〜２５１ｃおよび各オアゲート２４９ａ〜２４９
ｃを介して入力側にもとされて記憶が保持されるように
なっている。したがって、遅延フリツプフロツプ２５０
ａ〜２５０ｃは、３ビット信号を記憶する記憶回路を構
成していることになる。遅延フリツプフロツプ２５０ａ
〜２５０ｃの出力信号は、３ビットの離鍵経過信号Ｂと
して比較器２５２に供給される。比較器２５２は、上記
離鍵経過信号Ｂと離鍵チャンネル経過記憶回路２４７か
ら供給される新たな離鍵経過信号Ａとを比較し、Ａ＞Ｂ
の場合のみ、、１″信号を発生するように構成されてい
る。

この比較器２５２から出力された”１″信号は、ノアゲ
ード２５３を介して各アンドゲート２４１ａ〜２４１ｃ
にぃ０″信号として供給されるために、各遅延フリップ
フロップ２５０ａ〜２５０ｃの出力が入力側にもどるの
を阻止する。また、この比較器２５２から出力されたぃ
１″信号は、アンドゲート２５４に供給されるために、
このアンドゲート２５４が前半割当て期間ＴＰ，におけ
る比較器２５２の出力送出タイミングにおいてアンド条
件が成立し、その出力によって記憶回路２４７からの新
たな離鍵経過信号Ａの各ビット信号がアンドゲート２４
８ａ〜２４８ｃを介して遅延フリップフロップ２５０ａ
〜２５０ｃに記憶される。したがって、これらは各チャ
ンネルの離鍵経過信号のうち最大のものを抽出する最大
離鍵経過信号抽出回路２５５を構成していることになり
、前半割当て期間ＴＰ，の終了時には最大離鍵経過信号
のみが遅延フリツプフロップ２５０３〜２５０ｃに記憶
され、パルス信号Ｓ，６（第７図ｅ）によって１割当て
期間ＴＰの終了とともにリセットされる。

また、前半割当て期間ＴＰ．において発生されるアンド
ゲート２５４の出力信号は、各アンドゲート２５６ａ〜
２５６ｃに供給され、このタイミングにおいて、第２図
に示すタイミング信号発生部１００から出力される３ビ
ットの各チャンネルをコード化した信号、すなわちチャ
ンネルコード信号ＨＣ，〜ＨＣ３（チャンネル時間をバ
イナリーコード‘こしたもの）を各オアゲート２５７ａ
〜２５７ｃを介して、各遅延フリツプフロツプ２５８ａ
〜２５８ｃにそれぞれ記憶する。

そして、この遅延フリップフロップ２５８ａ〜２５８ｃ
の内容は、前記最大鱗鍵経過信号抽出回路２５５の場合
と同様に、ノァゲード２５３の出力信号をアンドゲート
２５９ａ〜２５９ｃに供給しているために、前半割当て
期間ＴＰ，内における最大離鍵経過信号が生ずるチャン
ネルを表わすチャンネルコード信号ＨＣ，〜ＨＣ３が記
憶されることになる。この各遅延フリップフロップ２５
８ａ〜２５８ｃに記憶された最大雛鍵経過信号の生じた
チャンネルを表わすチャンネルコード信号ＨＣ，〜ＨＣ
３は、１割当て期間ＴＰ（第７図）の終了時まで保持さ
れる。ノアゲード２５３を介して供給されるパルス信号
Ｓ，６（第７図ｅ）によりリセットされる。また、この
遅延フリップフロツプ２５８ａ〜２５８ｃに記憶されて
いるチャンネルコード信号ＨＣ，〜ＨＣ３は、比較器２
６川こ供給されて入力チャンネルコード信号ＨＣ，〜Ｈ
Ｃ８との一致が認められる。

両信号が一致すると、そのタイミングにおいて一致信号
ぃ１″を出力してキーオン・オフ検出回路２２のアンド
ゲート２２１にトランケート信号として供給する。この
場合、チャンネルコード信号ＨＣ，〜ＨＣ３は１割当て
期間ＴＰ（第７図）の期間に２回循環するために、第１
回目の１循環期間（前半割当て期間ＴＰ，）において各
遅延フリップフロップ２５８ａ〜２５８ｃへの書き込み
が行なわれるために、比較器２６０もこおける一致出力
信号は、後半割当て期間ＴＰ２においてあるチャンネル
時間に１回のみ出力されることになる。したがって、こ
れらの回路は雛鍵最古チャンネル抽出回路２６１を構成
していることになり、割当て期間の後半割当て期間ＴＰ
２において、最も古い離鍵チャンネル（トランケートが
最も進行しているチャンネル）に対応したチャンネル時
間にトランケート信号としてのパルス信号が出力され、
キーオン・オフ検出回路２２に対して新たなキーコード
ＫＣを割当てるべきチャンネルが１回だけ確実に指定さ
れる。なお、離鍵チャンネル経過記憶回路２４７におい
て、イニシャルクリア信号ＩＣをオアゲート２４２を介
してシフトレジスタ２４５ａのみに書き込むのは、最初
にシフトレジスタ２４５ａの全ステージにぃ１″信号を
書き込んで最初の状態におけるトランケート動作を確実
にするためのものである。

つまり、シフトレジスタ２４５ａ〜２４５ｃの内容がす
べてリセットされた状態になると、最大離鍵経過信号抽
出回路２５５における比較器２５２からＡ＞Ｂなる場合
に出力されるぃ１″信号が得られなくなってしまう。こ
の結果、離鍵最古チャンネル抽出回路２６１の各遅延フ
リツプフロツプ２５８ａ〜２５８ｃにチヤンネルコード
信号ＨＣ，〜ＨＣ３が記憶されなくなり、各遅延フリッ
プフロップ２５８ａ〜２５８ｃは／アゲード２５３を介
して供給されるパルス信号でリセットされた状態を続け
る。その結果比較器２６０１こおいてＡ＝Ｂなる条件が
得られず、トランケート信号の発生がなされなくなり、
最初に発生されるキーコ−ドＫＣが割当てられなくなっ
てしまう不都合が生ずる。このような問題を解決するた
めに、イニシャルクリア信号ＩＣを用いてシフトレジス
タ２４５ａの全ステージにい１＾信号を強制的に書き込
んでいるものである。したがって、このイニシャルクリ
ア信号 ＩＣによる、、１１″信号の書き込みは、必ずしもシフ
トレジスタ２４５ａに限るものではなく、３段構成によ
るシフトレジスタ２４５８〜２４５ｃの少なくとも１つ
にい１″信号を強制的に書き込むように構成されている
ものであれば十分である。

以上の説明が最もトランケートの進んでいるチャンネル
を１個のみ指定するトランケート回路２３の動作である
。

次に押鍵状態メモリ２４について詳細に説明する。

第６図は押鍵状態メモリ２４の具体的な実施例を示すも
のであって、各アンドゲート２６２ａ〜２６２ｈには前
述したキーオン・オフ検出回路２２のシフトレジスタ２
１８からその出力信号が順次供給されている。

このシフトレジスタ２１８は、前述したようにキーコー
ドＫＣの割当てが行なわれているチャンネルに対応した
ステージにのみＷＩ″信号が書き込まれており、また離
鍵されたチャンネル（空白チャンネル）に対応するステ
ージはい０″に書き変えられている。したがって、この
シフトレジスタ２１８から各チャンネル時間に対応して
時分割的に送り出される信号は、現時点における各チャ
ンネルに割当てられた鍵の押鍵状態を表わしているもの
である。

このような状態が記憶されてクロックパルス◇，，◇２
で順次シフトされながら送り出されたシフトレジスタ２
１８の出力信号が押鍵状態メモリ２４に供Ｖ給されると
、その出力信号のい１″状態、つまり割当てられたキー
コードＫＣに対応する鍵が押鍵されているチャンネル時
間において、第２図に示すタイミング信号発生部１００
から各チャンネルに対応して（チャンネル時間に対応し
て）第７図ｊ〜Ｑに示すように順次時分割的に出力され
るチャンネル信号ＢＴ，〜ＢＴ８のタイミングが一致し
た部分のアンドゲート２６２ａ〜２６２ｈの条件が成立
し、そのい１″出力がオァゲート２６３ａ〜２６３ｈを
介して遅延フリップフロッブ２６４ａ〜２６４ｈに記憶
され、その出力がアンドゲート２６５ａ〜２６５ｈおよ
びオアゲート２６３ａ〜２６３ｈを介して入力側にもど
されることによって保持される。したがって、シフトレ
ジス夕２１８（第４図）から供給される押鍵チャンネル
を示す、、１″信号によって、第１〜第８チャンネルを
担当する遅延フリップフロツプ２６４ａ〜２６４ｈの対
応するチャンネル担当部分にのみい１″信号が記憶され
、時分割的に発生される次の対応するチャンネル信号Ｂ
Ｔ，〜ＢＴ８がィンバータ２６６ａ〜２６６ｈを介して
アンドゲート２６５ａ〜２６５ｈをイソヒビットするま
で保持し続けられることになる。

例えば第７図に示す第３チャンネル時間においてシフト
レジスタ２１８（第４図）からい１″信号が出力される
と、この第３チャンネル時間に発生されるチャンネル信
号は第７図１に示すようにチャンネル信号ＢＬのみであ
る。この結果、アンドゲート２６２ｃにおいてのみ条件
が成立し、その出力信号がオアゲート２６３ｃを介して
遅延シフトレジスタ２６４ｃに書き込まれる。これらの
回路部分は、チャンネル時間に対応して時分割的にシリ
アルに出力されるシフトレジスタ２１８の押鍵チャンネ
ルを表わす信号を８チャンネルのパラレル信号に変換す
るシリァル・パラレル変換回路２６７を構成しているこ
とになる。したがって、このシリアル・パラレル変換回
路２６７の各遅延フリップフロップ２６４ａ〜２６４ｈ
は、チャンネル信号ＢＴ，〜ＢＴ８によってチャンネル
の押鍵状態を示すシフトレジスタ２１８（第４図）の出
力信号を順次書き込まれることになる。そして、このシ
リァル・パラレル変換回路２６７からは、各チャンネル
に対応する出力ライン２６８ａ〜２６８ｈのうち、キー
コードＫＣが割当てられており、かつそのキーコードＫ
Ｃに対応する鍵が押鍵されているチャンネルのみに”１
″信号が出力される。例えば上述したように第３チャン
ネルにおいて、押鍵されている場合にはライン２６１ｃ
にい１″信号が出力される。このように、押鍵チャンネ
ルに対応して出力された川１″信号は、各ノアゲード２
７０ａ〜２７０ｈを介して電界効果型トランジスタ２６
３ａ〜２６３ｈのゲート電極に供聯合され、この電界効
果型トランジスタをオフさせて第１〜第８チャンネルに
対応して設けられた出力端子２７１ａ〜２７１ｈにぃ１
″信号を送出する。例えば前述したように、第３チャン
ネルが指定された場合には、遅延フリップフロップ２６
４ｃからライン２６８ｃを介してノアゲード２６９ｃに
、、１″信号が供給され、このノアゲード２６９ｃの“
０″出力信号によってトランジスタ２７０ｃのみがオフ
となる。この結果、出力端子２７１ｃのみが，い１″と
なり、他の出力端子２７１ａ，２７１ｂ，２７１ｄ〜２
７１ｈはぃ０″となる。

したがって、この世力端子２７１ａ〜２７１ｈのうちで
、い１″信号が送出された部分が対応するチャンネルに
おいて、鍵が押されていることを示す。

そして、この、、１″信号、すなわちキーオン信号ＫＯ
は後述するチャンネル別音高電圧制御部４０の対応する
音高電圧制御回路４０ａ〜４０ｈを制御する。■ 楽音
要素制御部５０ 楽音要素制御部５０は第８図に示すよう に、各楽音形成回路７０ａ〜７０ｈ，７１ａ〜７１ｈに
おける後述するＶＣ○，ＶＣＦ．ＶＣＡに対応してそれ
ぞれ設けられ、操作パネルに設けられた操作子により駆
動されて電源電圧（十１５Ｖ）を分圧出力する可変抵抗
器５１３〜５１ｃと、この各可変抵抗器５１ａ〜５１ｃ
の設定出力電圧を入力として、互いに逆極性の楽音要素
制御信号ＳＣ，．ＳＣ２となるピッチ制御信号ＳＣ，ｏ
，ＳＣ２ｏ、音色制御信号ＳＣ，Ｐ，ＳＣ２Ｆおよび音
量制御信号ＳＣ，＾，ＳＣ２＾をそれぞれ発生するピッ
チ制御信号発生回路５２ａ、音色制御信号発生回路５２
ｂおよび音量制御信号発生回路５２ｃとから構成されて
いる。

各制御信号発生回路５２ａ〜５２ｃは、各可変抵抗器５
１ａ〜５１ｃの出力電圧を非反転入力として正極性の各
制御信号ＳＣ，ｏ，ＳＣ，Ｆ，ＳＣ，＾を発生する比較
器５３と、各可変抵抗器５１ａ〜５１ｃの出力電圧を反
転入力として負極性の各制御信号ＳＣ２ｏ，ＳＣ２Ｆ，
ＳＣ２＾を発生する比較器５４を有している。

そして、各可変抵抗器５１ａ〜５１ｃの設定出力電圧を
適宜変化させることにより、該設定出力電圧に対応した
正極性および負極性の各制御信号ＳＣ，ｏ，ＳＣ，Ｆ，
ＳＣ，ＡおよびＳＣ２ｏ，ＳＣ的，ＳＣ２＾（両者は絶
対値は略等しく極性が異なる）が出力される。■ 制御
信号分配部６０，６１ 制御信号分配部６０，６１は、第８図に示すように、各
条音形成回路７０ａ〜７０ｈ，７１ａ〜７１Ｍこそれそ
れ対応して設けられた各設定回路６０ａ〜６０ｈ，６１
ａ〜６１ｈによって構成されている。

そして、各設定回路６０ａ〜６０ｈ、６１ａ〜６１ｈは
各楽音形成回路７０ａ〜７０ｈ，７１ａ〜７１ｈに供給
する制御信号発生回路５２ａからのピッチ制御信号ＳＣ
，ｏ，ＳＣ幼のレベルを各チャンネルに別に設定制御す
る抵抗６２ａ〜６２ｈ，６６ａ〜６６ｈと、制御信号発
生回路６２ｂからの音色制御信号ＳＣ，Ｆ，ＳＣ２ｐの
レベルを各チャンネル別に設定制御する抵抗６３ａ〜６
３ｈ，６４ａ〜６４ｈ，６７ａ〜６７ｈ，６８ａ〜６８
ｈと、制御信号発生回路５２ｃからの音量制御信号ＳＣ
，＾，ＳＣ２Ａのレベルを各チャンネル別に設定制御す
る抵抗６５ａ〜６５ｈ，６９ａ〜６９ｈとからそれぞれ
構成されている。上記各抵抗６２ａ〜ｈ，６３ａ〜ｈ，
６４ａ〜ｈ，６５ａ〜ｈ，６６ａ〜ｈ，６７ａ〜ｈ，６
８ａ〜ｈ，６９ａ〜ｈの抵抗値は例えば第２表に示すよ
うな値に選定される。第 ２ 表 ■ 楽音形成部７０，７１ 楽音形成部７０，７１は、第８図に示すように各発音チ
ャンネルに対応して設けられた２系列の楽音形成回路７
０ａ〜７０ｈ，７１ａ〜７１ｈによって構成されている
。

そして、この楽音形成回路７０ａ〜７０ｈ，７１ａ〜７
１ｈは、各音高電圧制御部４０ａ〜４０ｈから供給され
る各音高電圧ＫＶ，′〜ＫＶ８′によってその発振周波
数が制御されるＶＣ０７２と、このＶＣ０７２からの音
源信号を音色形成するハィバスおよびローパス特性のＨ
ＰＶＣＦ７３およびＬＰＶＣＦ７ ４と、このＶＣＦ７
３，７４で音色形成された楽音信号に音量ェンベロープ
を付与するＶＣＡ７５と、更に上記ＶＣ０７２，ＶＣＦ
７３，７４およびＶＣＡ７５に対応して設けられそれぞ
れ発振周波数、カットオフ周波数および増幅度を時間的
に変化させるェンベロープ波形を発生するェンベロープ
波形発生回路（以下ＥＧと略称する）７６，７７，７８
とから構成されている。

そして、このように構成された各楽音形成回路７０ａ〜
７０ｈ，７１ａ〜７１ｈのＶＣ０７２には、各発音チャ
ンネル別に設けられた各設定回路６０ａ〜６０ｈ，６１
ａ〜６１ｈの抵抗６２ａ〜６２ｈ，６６ａ〜６６ｈによ
りレベル設定されたピッチ制御信号ＳＣ，ｏ，ＳＣ２。
が供給され、これによりＶＣ０７２の基準的な発振周波
数が若干制御されて発生楽音のピッチ制御が行なわれる
。また、ＶＣＦ７３，７４には、各抵抗６３ａ〜６３ｈ
，６７ａ〜６７ｈ，６４ａ〜６４ｈ，６８ａ〜６８ｈに
よりレベル設定された音色制御信号ＳＣ，Ｆ，ＳＣ２Ｆ
が供給され、これによりＶＣＦ７３，７４の基準的なカ
ットオフ周波数が制御されて発生楽音の音色が設定制御
される。また、ＶＣＡ７５は各抵抗６５ａ〜６５ｈ，６
９ａ〜６９ｈによりレベル設定された音量制御信号ＳＣ
，Ａ，ＳＣ２Ａが供給され、これによりＶＣＡ７５の基
準的な増幅率が制御されて発生楽音の音量が設定制御さ
れる。更に、各楽音形成回路７０ａ〜７０ｈ，７１ａ〜
７１ｈにそれぞれ設けられた各ＥＧ７６，７７，７８に
は、チャンネルプロセッサ２０の押鍵状態メモリ２４か
ら各発音チャンネル別にキーオン信号ＫＯ，〜ＫＯ８が
供給されており、このキーオン信号ＫＯ，〜ＫＯ８の発
生に同期してェンベロープ波形信号の発生を開始し、Ｖ
Ｃ０７２，ＶＣＦ７３，７４，ＶＣＡ７５の制御を行な
う。

この各Ｅ，Ｇ７６，７７，７８から発生される各ェンベ
ロープ波形信号の波形形状（アタック、サスティン、デ
ィケィ等の波形条件）はェンベロープ波形制御信号発生
部８０，８１からの各種ェンベロープ波形制御信号によ
って各系列毎に共通して設定制御される。

■ 楽音要素制御部５０、制御信号分配部６０，６１楽
音形成部７０，７１の動作説明このように構成された電
子楽器において、楽音要素制御部５０の可変抵抗器５１
ａ〜５１ｃの設定電圧値が零の場合を想定すると、各制
御信号発生回路５２ａ〜５２ｃから送出される第１およ
び第２の各制御信号ＳＣ，ｏ，ＳＣ狐，ＳＣ，Ｆ，ＳＣ
２Ｆ，ＳＣＷ ＳＣ２＾は全て零となって各楽音形成部
７０，７１には楽音要素制御信号ＳＣ，（ＳＣ，ｏ，Ｓ
Ｃ，Ｆ，ＳＣ，＾）、ＳＣ２（ＳＣの，ＳＣ２Ｆ，ＳＣ
２＾）が結合されない状態となり、各楽音形成部７０，
７１は楽音要素制御部５０および制御信号分配部６０，
６１の影響は何ら受けない。

従って、各楽音形成回路７０ａ〜７０ｈ，７１ａ〜７１
ｈ‘ま供給される音高電圧ＫＶ，′〜ＫＶ８′に対応す
る音高で、かつ各楽音形成回路７０ａ〜７０ｈ，７１ａ
〜７１ｈ内の各ＥＧ７６〜７８によって設定される状態
の楽音信号が得られる。従って、各楽音形成部７０、（
７１）の各楽音形成回路７０ａ〜７０ｈ（７１ａ〜７１
ｈ）からは音高が異なるのみで音色および音量が同じ状
態の楽音信号が送出される。そして、第１系列を担当す
る楽音形成部７０の楽音形成回路７０ａ〜７０ｈから発
生される楽音信号と第２系列を担当する楽音形成部７１
の各楽音形成回路７１ａ〜７１ｈから発生される楽音は
同一の楽音となり、通常の電子楽器と同様な動作となる
。次に、操作パネルの各操作端子を操作して楽音要素制
御部５０の可変抵抗器５１ａ〜５１ｃの設定出力電圧を
ある値に設定すると、各制御信号発生回路５２ａ〜５２
ｃから送出される第１系列用の各制御信号ＳＣ側ＳＣ，
Ｆ，ＳＡ，＾は前記可変抵抗器５１ａ〜５１ｃの設定出
力電圧に対応した正の電圧値となり、また第２系列用の
各制御信号ＳＣ２ｏ，ＳＣ餌，ＳＣ２＾は前記可変抵抗
器５１ａ〜５１ｃの設定出力電圧に対応した負の電圧値
となる。

従って、楽音要素制御部５０から発生される第１、第２
系列用の各制御信号ＳＣ，。とＳＣの，ＳＣ，Ｆ，ＳＣ
２Ｆ，ＳＣ，＾，ＳＣ２＾はその極性が逆で絶対値がほ
ぼ等しいものとなる。このようにして形成された楽音要
素制御用の各制御信号ＳＣ，ｏ，ＳＣ幻，ＳＣ，Ｆ，Ｓ
Ｃ２ｐ，ＳＣ，＾，ＳＣ２＾は、各発音チャンネルに対
応して設けられた設定回路６０ａ〜６０ｈ，６１ａ〜６
１ｈを介して各楽音形成回路７０ａ〜７０ｈ，７１ａ〜
７１ｈ内のＶＣ０７２，ＨＰＶＣＦ７３，ＬＰＶＣＦ７
４，ＶＣＡ７５にそれぞれ供給される。

この場合、各設定回路６０ａ〜６０ｈ、６１ａ〜６１ｈ
内に設けられている各抵抗６２ａ〜ｈ，６３ａ〜ｈ，６
４ａ〜ｈ，６５ａ〜ｈ，６６ａ〜ｈ，６７ａ〜ｈ，６８
ａ〜ｈ’６９ａ〜ｈの抵抗値は前述した第２表に示す値
に選定されているために、各制御信号ＳＣ，ｏ，ＳＣ２
ｏ，ＳＣ，Ｆ，ＳＣ２ｐ，ＳＣ，＾，ＳＣ２＾はそれぞ
れ上記抵抗によって制限されたものとなる。この状態を
前述した第２表を基にして各楽音形成チャンネル別、つ
まり楽音形成回路７０ａ，７１ａ側を第１楽音形成チャ
ンネルとし、楽音形成回路７０ｈ，７１ｈ側を第８楽音
形成チャンネルとするとともに、各楽音形成回路７０ａ
〜７０ｈを第１系列とし、各楽音形成回路７１ａ〜７１
ｈを第２系列とすると、各楽音形成回路７０ａ〜７０ｈ
，７１ａ〜７１ｈのピッチは第９図ａに示すようになり
、音色は第９図ｂに示すようになり、更に音量は第９図
ｃに示すように各楽音形成チャンネル間および他系列の
楽音形成チャンネル間に於いてその楽音要素の量がラン
ダムなものとなる。

なお、第９図ｂに於いて、各楽音形成チャンネル部分に
表示された２本の線は、左側がＨＰＶＰＦを示し、また
右側がＬＰＶＰＦの特性を示している。従って、例えば
第１系列を担当する楽音形成部７０の楽音形成回路７０
ａ〜７０ｈから同時に発生される楽音は、そのピッチ、
音色、音量がすべて異なったものとなってランダム性が
十分に得られる。また、ある音高を表わす音高電圧ＫＶ
であっても、その割当てられる楽音形成回路７０ａ〜７
０ｈ，７１ａ〜７１ｈによって発生楽音の楽音要素が異
なったものとなり、これに於いてもランダム性が生ずる
ことになる。またこの場合、第９図ａ〜ｃは各楽音要素
の変化幅を表わしており、楽音要素制御部５０の各可変
抵抗器５１ａ〜５１ｃの出力電圧を可変設定することに
よってその設定幅内に於いて変化するものであり、第１
、第２系列に供給される各楽音要素制御信号ＳＣ，〇，
ＳＣ２０，ＳＣ，Ｆ，ＳＣが，ＳＣ，＾，ＳＣ沙は、前
述したようにその樋性が互いに逆犠牲となっているため
にその変化方向も逆となり、各可変抵抗器５１ａ〜５１
ｃの出力電圧が上昇設定されるに従って第１、第２系列
の各種楽音要素の差が大きくなる。

このように、チヤンネルプロセツサ２０による楽音形成
チャンネルの割当てがランダムでかつ各楽音形成回路７
０ａ〜７０ｈ，７１ａ〜７１ｈから発生される楽音の楽
音要素が互いに異なっているために、発生される楽音は
十分なランダム性が含まれて音楽的に豊かな演奏青が得
られることになる。

なお、上述した実施例に於いては、チャンネルプロセッ
サとして空チャンネルが存在する状態に於いても、トラ
ンケート回路２３が割当てチャンネルを指定するように
構成されたものを用いたが、この発明はこれに限定され
るものではなく、例えば本願出願人が出願した特顔昭５
０一１００８７８号（特関昭５２一２４５１７号）発明
の名称「チャンネルプロセッサ」に示されるチャンネル
プロセッサ等のように、空チャンネルがなくなった場合
のみトランケート回路が作動するように構成されたチャ
ンネルプロセッサを用いればランダム効果が更に向上す
るものである。

Ｃ この発明による他の実施例の説明 第１０図はこの発明による電子楽器の他の実施例を示し
、特に波形読み出し方式による電子楽器にこの発明を適
用したものであって、第１図および第８図と同一部分は
同記号を用いてある。

同図に於いて、２０′はキーコーダ１０から供給される
鍵情報ＫＣを空チャンネルおよび全チャンネルに割当て
処理が行なわれている場合には離鍵に伴なう時間経過が
最も進んでいるチャンネルに割当て処理を行なうチャン
ネルプロセッサであって、第１図で示したチャンネルプ
ロセッサとの違いは、割当てチャンネルを示すェンベロ
ープスタート信号ＥＳ、ディケィスタートＤＳ等の信号
が時分割的に送出されることである。

１０１は周波数情報記憶装置、１０２はチャンネルプロ
セッサ２０′から送出される鍵情報ＫＣによってアドレ
スされて読み出され後述するＡ／Ｄ変換器の出力とを加
算してＦ＋△Ｆの出力を送出する加算器、１０３はゲー
ト、１０４はアキュムレータ、１０５は楽音波形の１周
期が記憶され、アキュムレータ１０４の出力信号ｑ（Ｆ
＋△Ｆ）によってアドレスされる波形メモリ、１０６，
１０７は楽音要素のうちのピッチおよび音量制御用の可
変抵抗器であって、これは楽音要素制御部５０′を構成
している。

１０８ａ〜１０８ｈはタイミング信号発生部１００から
供給されるチャンネル時間に同期したパルスＢＴ，〜Ｂ
Ｔ８とチヤンネルプロセツサ２０′から供給されるェン
ベローブスタート信号ＥＳとの一致を求めることによっ
てシリアルなェンベロープスタート信号ＥＳをパラレル
に変換するアンドゲート、１０９ａ〜１０９ｈは各チャ
ンネルに対応して設けられ、その一端が可変抵抗器１０
６の出力端に接続された抵抗であって、その抵抗値は互
いに異ならせてある。

１１０ａ〜１１０ｈは前記各抵抗１０８ａ〜１０８ｈの
池端と一端がアースに接続された共通抵抗１１１との間
にそれぞれ接続され、前記各アンドゲート１０８ａ〜１
０８ｈの出力によってオン・オフ制御される電界効果型
トランジスタ（以下ＦＥＴと称す）、１１２ａ〜１１２
ｈは各チャンネルに対応して設けられ、その一端が可変
抵抗器１０７の出力端に接続された抵抗であって、その
抵抗値は互いに異ならせてある。

１１３ａ〜１１３ｈは各抵抗１１２ａ〜１１２ｈの他端
と一端がアースに接続された共通抵抗１１４との間にそ
れぞれ接続されたＦＥＴであり、これらはピッチ制御信
号ＳＣｏと音量制御信号ＳＣＡを各チャンネル時間に対
応して時分割的に送出する制御信号分配部６０′を構成
している。

１１５は制御信号分配部６０′から供給される各チャン
ネル時間に対応したシリアルなピッチ制御信号ＳＣｏを
デジタル信号△Ｆに変換して加算器１０２に供給するＡ
−Ｄ変換部、１１６はチャンネルプロセッサ２０′から
供給されるヱンベロープスタート信号ＥＳ、ディケイス
タート信号ＤＳ、タイミング信号発生部１００から供給
されるタイミング信号を入力して発生楽音に対するェン
ベロープ制御波形信号ＥＳを各チャンネル別に時分割信
号として送出するェンベロープジエネレータ、１１７は
エンベロープジェネレータ１１６から出力されるエンベ
ロープ制御波信号と制御信号分配部６０′から送出され
る音量制御信号ＳＣ＾とをアナログ的に加算し、この加
算された出力信号をェンベロープ制御波信号ＥＳ′とし
て波形メモリ１０５に供給する加算器である。

このように構成された回路に於いて、楽音要素制御部５
０′の可変抵抗器１０６，１０７の設定電圧値が零の場
合を想定すると、制御信号分配部６０′から送出される
ピッチ制御信号ＳＣｏおよび音量制御信号ＳＣ＾は全て
零となる。

この結果、Ａ／Ｄ変換部１１５の出力△Ｆも零となる。
従って、可変抵抗器１０６，１０７の設定電圧値が零の
場合には、楽音要素制御部５０′および制御信号分配部
６０′は、加算器１０２および波形メモリ１０５の出力
に何等影響を与えることなく、通常の電子楽器と同様な
機能となる。つまり、キーコーダ１０は鍵盤部に設けら
れた各鍵のキースィッチのオンまたはオフを検出すると
、押下された鍵を表わすキーコードＫＣをチャンネルプ
ロセッサ２０′に供給する。チャンネルプロセッサ２０
′は、同時発音数（例えば８音）に対応したチャンネル
のいずれかにキーコードＫＣを割当てる。このチャンネ
ルプロセッサ２０′は、チャンネルに対応する記憶位置
を有し、ある鍵の発音が割当てられたチャンネルに対応
する記憶位置にその鍵を表わすキーコードＫＣを記憶し
、各チャンネルに記憶したキーコードＫＣを時分割的に
順次出力する。従って鍵盤部で複数の鍵が同時に押下さ
れている場合、各押下鍵はそれぞれ別個のチャンネルに
割当てられ、各チャンネルに対応する記憶位置には、割
当てられた鍵を表わすキーコードＫＣがそれぞれ記憶さ
れる。各記憶位置は循環形のシフト・レジスタによって
構成することができる。例えば鍵盤における各鍵を特定
するキーコードＫＣが第３表に示すように鍵盤種類を表
わす２ビットのコードＫ２およびＫ，、オクターブ音域
を表わす３ビットのコードＢ３，Ｂ２およびＢ，、そし
て１オクターブ内の各音名を表わす４ビットのコードＮ
４，Ｎ３，Ｎ２およびＮ，の計９ビットのコードによっ
て綾成されるとし、全チャンネル数が１２であるとする
と、１２ステージ（１ステージニ９ビット）のシフト・
レジスタを使用することができる。第３表 従って、このチャンネルプロセッサ２０′で発音割当て
された鍵を表わすキーコードＫＣ、即ち前記シフトレジ
スタに記憶されたキーコ−ドＫＣは、割当てられたチャ
ンネル時間に一致して順次時分割的に出力される。

またチャンネルプロセッサ２０′は押下鍵が発音割当て
されたチャンネルにおいて、発音がなされるべきである
ことを表わすェンベロープ・スタート信号ＥＳを各チャ
ンネル時間に同期して時分割的に出力する。さらに各チ
ャンネルに発音割当てされた鍵が離鍵され、これにより
発音が減衰状態となるべきことを表わすデイケィスター
ト信号ＤＳを各チャンネル時間に同期して時分割的に出
力する。これらのェンベロープ・スタート信号ＥＳおよ
びディケィ・スタート信号ＤＳは楽音の振幅ェンベロー
プ制御（発音制御）のためにエンベロープジエネレ−夕
１１６からそれらのチャンネルにおける発音が終了した
（ディケィが終了した）ことを表わすデイケイ終了信号
ＤＦを受入し、この信号ＤＦに基づいて、当該チャンネ
ルに関する各種記憶をクリアし、その後の新たな鍵押下
のための待機状態とする。周波数情報記憶装置１０１は
チャンネルプロセッサ２０′からのキーコードＫＣを入
力とし、それに対応する例えば第４表に示すような周波
数情報数値Ｆを出力するメモリである。

なお、この周波数情報記憶装置１０１に記憶される数値
Ｆ‘ま第４表の場合１５ビットであり、１ビットが整数
部、他の１４ビットが小数部で表わされる。この第４表
におけるＦ数は２進数で表わされる数値Ｆを１Ｑ隼数に
変換して示したものである。この周波数情報記憶装置１
０１の出力Ｆは加算器１０２に於いてＡ／Ｄ変換部１
１５の出力△Ｆと加算される。しかし、この場合には出
力△Ｆが零であるために、加算器１０２からは周波数情
報記憶装置１０１の出力Ｆそのものがクロック・パルス
中にて制御されるゲート１０３を介してアキュムレータ
１０４に導かれる。第 ４ 表アキュムレータ１０４は
、数値Ｆを該当チャンネル毎に累算し、この累算値ｑＦ
によって波形メモリ１０５をアドレスすることにより波
形振幅を順次読み出す。

この場合、波形メモリー０５には、エンベロープジエネ
レータ１１６からのェンベロープ波形制御信号が加算器
１１７を介して印加されるようになっている。この場合
、制御信号分配部６０′から加算器１１７に供給される
音量制御信号ＳＣＡは零であり、波形メモリー０５には
エンベロープジエネレータ１１６のェンベロープ波形制
御信号ＥＳそのものが供給される。したがって、波形メ
モリ１０５からら読み出される楽音波形は、ェンベロー
プジェネレータ１１６からのアタック、ディケイ等のェ
ンベロープ波形と乗算された状態となり、このェンベロ
ープ制御された楽音波形は、サウンドシステム９０に於
いて適宜音色制御がなされて演奏音となる。

以上が楽音要素制御部５０の可変抵抗器１０６，１０７
の設定電圧値を零とした場合の通常動作であって、この
動作は特願昭４８−４１９６４号（特関昭４９−１３０
２１３号）発明の名称「電子楽器一等に示される波形説
出し方式による電子楽器の場合と同一の動作となる。次
に、操作パネルに設けられた操作子を操作して可変抵抗
器１０６，１０７の出力電圧をある値に設定すると、こ
の設定電圧が各抵抗１０９ａ〜１０９ｈおよび１１２ａ
〜１１２ｈの一端にそれぞれ供給される。

一方、タイミング信号発生部１００から出力されるチャ
ンネル時間に同期したパルスＢＴ，〜ＢＴ８が順次アン
ドゲ−ト１０８ａ〜１０８Ｍこ供給されると、チャンネ
ルプロセッサ２０′から割当てチャンネルのチャンネル
に同期して出力されるェンベロ−フ。・スタート信号Ｅ
Ｓが各チャンネルに対応して設けられたＦＥＴＩＩｏａ
〜１１０ｈに分配される。この結果、チャンネルプロセ
ッサ２０′によってキーコードＫＣが割当てられたチャ
ンネルに対応して設けられたＦＥＴＩＩ０ａ〜１１０ｈ
が順次オンとなる。従って、制御信号分配部６０′は、
可変抵抗器１０６の設定電圧をＦＥＴＩＩ０ａ〜１１０
ｈによって選択された抵抗１０９ａ〜１０９ｈと共通抵
抗１１１とによって分圧された電圧がピッチ制御信号Ｓ
Ｃｏとして出力されることになる。この場合、各チャン
ネルに対応して設けられた抵抗１０９ａ〜１０９ｈは、
その抵抗が異ならせているために、楽音信号分配部６０
′から出力されるピッチ制御信号ＳＣｏは各チャンネル
毎に予め定められた互いに異なったものとなる。このよ
うに、各割当てチャンネル毎に異なるピッチ制御信号Ｓ
Ｃ。は、Ａ／Ｄ変換部１ １６に於いてデジタル信号に
変換された後に加算器１０２に供給される。加算器１０
２は、周波数情報記憶装置１０１から供給される押鍵に
対応した周波数情報ＦにＡ／Ｄ変換器１ １５を介して
供給される。ピッチ制御信号ＳＣｏのデジタル変換値△
Ｆとを加算して、Ｆ十△Ｆなる値をゲート１０３を介し
てアキュムレータ１０４に供給する。この場合、アキュ
ムレー夕１０４の入力信号は、前述した可変抵抗器１０
６，１０７の設定出力電圧値が零であった場合に比較し
て、ピッチ制御信号ＳＣｏに対応した△Ｆ値だけ増加し
たものとなりこれに伴なつてアキュムレータ１０４の加
算出力値ｑ（Ｆ＋△Ｆ）の増加が早くなり、これに伴な
つて波形メモリ１０５のアドレス周期が早くなる。この
結果、楽音波形の一周期が記憶された波形メモリ１０５
の出力周波数が上昇し、サウンドシステム９０を介して
発音される楽音のピッチが各チャンネル毎に変化する。
この場合、各チャンネルへのキーコ−ドＫＣの割当ては
、チャンネルプロセッサ２０′によって前述したように
ランダムに行なわれているために、これに伴なつて発生
楽音のピッ升こランダム性を有することになる。また、
可変抵抗器１０７の出力電圧をある値に設定したことに
よって、前述したピッチ制御信号ＳＣｏと同様に、可変
抵抗器１０７の出力が各チャンネル別に設けられた抵抗
１１２ａ〜１１２ｈの設定値に対応して設定された音量
制御信号ＳＣ＾がキーコードＫＣの各害』当てチャンネ
ル毎に送出される。この音量制御信号ＳＣ＾は、加算器
１ １７に於いてェンベロープジェネレータ１１６から
供給されるェンベロープ波形制御信号ＥＳとアナログ的
に加算され、この加算値によって波形メモリ１０５から
読み出される楽音信号ェンベロープ音量が制御されて発
生楽音の音量が増加する。この場合に於いても、チャン
ネルプロセッサ２０′によるキーコードＫＣの割当て動
作はランダムであり、かつ各チャンネル毎にその昔量制
御信号ＳＣ＾の値が異なるように抵抗１１２ａ〜１１２
ｈの値が異ならせてあるために、発生楽音の音量にもラ
ンダム性を有することになり、音楽的に豊かな演奏楽音
が容易に得られることになる。以上説明したように、本
発明による電子楽器は、複数のチャンネルの楽音要素を
互にに異なる特性に設定し、ランダムなチャンネル割当
てに伴なつて発生楽音の楽音要素にランダム性を持たせ
たものであるために、極めて簡単な構成でありながら音
楽的に豊かな演奏楽音が得られる優れた効果を有する。

【図面の簡単な説明】

第１図は本発明による電子楽器の一実施例を示すブロッ
ク図、第２図〜第６図および第８図は第１図に示すブロ
ック図の要部詳細回路図、第７図は第２図〜第６図に示
す回路の各部動作波形図、第９図ａ〜ｃはピッチ、音色
および音量の可変範囲例を示す図、第１０図は本発明を
波形読出し方式による電子楽器に適用した場合の実施例
を示す回路である。 １０……キーコーダ、２０……チヤンネルプロセッサ、
３０…・・・キーコード、音高電圧変換部、４０・…・
・チャンネル別音高電圧制御部、５０・・・・・・楽音
要素制御部、６０，６１・・・…制御信号分配部、７０
，７１・・・・・・楽音形成部、８０，８１・・・・・
・ェンベロープ波形制御信号発生部、９０・・・・・・
サウンドシステム、１００……タイミング信号発生部、
１０１・・・・・・周波数情報記憶装置、１０２・・・
・・・加算器、１０３・・…・ゲート、１０４・・・・
・・アキュムレータ、１０５・・・・・・波形メモリ、
１１６・・・・・・ェンベロープジェネレータ、１１７
・・・・・・加算器。 第２図図 球 第３図 図 寸 舵 図 山 職 第６図 第７図 第９図 第８図 第１０図

Claims (1)

1. 【特許請求の範囲】 １ 複数の鍵を有する鍵盤部と、この鍵盤部におけるお
   ける鍵の数よりも少ない楽音形成チヤンネルと、前記鍵
   盤部における操作鍵を検出し、該操作鍵を表わす鍵情報
   を送出するキーコーダと、このキーコーダから送出され
   る鍵情報を、（ａ） 前記複数の楽音形成チヤンネルに
   おいて楽音信号を発音していないチヤンネルが存在する
   こと。 （ｂ） 該鍵情報に対応する楽音信号の発生が前記複数
   の楽音形成チヤンネルのいずれのチヤンネルにもいまだ
   割当てられていないこと。 を条件として前記複数の楽音形成チヤンネルのいずれか
   に割当てるチヤンネルプロセツサと、前記楽音形成チヤ
   ンネルに於いて形成される楽音の楽音要素を制御する楽
   音要素制御信号を発生する楽音要素制御手段とを備え、
   少なくとも２個の楽音形成チヤンネルに互いに異なる楽
   音要素制御信号を供給することにより、楽音形成チヤン
   ネルへの割当てに伴なつて発生楽音にランダム性を持た
   せてことを特徴とする電子楽器。 ２ 前記楽音要素制御手段を各楽音形成チヤンネルに共
   通に楽音要素制御信号を供給する楽音要素制御信号発生
   部と、この楽音要素制御信号を各楽音形成チヤンネルに
   分配する分配手段とによつて構成し、前記分配手段によ
   つて各楽音形成チヤンネルに供給する楽音要素制御信号
   を異ならせた特許請求の範囲第１項記載の電子楽器。 ３ パネル面に設けられたマニユアル操作手段によつて
   前記楽音要素制御信号発生部を制御するように構成した
   特許請求の範囲第２項記載の電子楽器。 ４ 前記楽音要素制御信号発生部は足等により操作され
   る操作子により制御される特許請求の範囲第２項記載の
   電子楽器。 ５ 前記各楽音形成チヤンネルは電圧制御型可変周波数
   発振器、電圧制御型可変フイルタおよび電圧制御型可変
   利得増幅器のうち少なくとも１つを有する特許請求の範
   囲第１項記載の電子楽器。 ６ 前記楽音形成チヤンネルは複数の系列を有し、同一
   鍵情報を互いに異なる系列で同時に発音させるとともに
   、前記楽音要素制御信号を発音系列毎に異ならせた特許
   請求の範囲第１項記載の電子楽器。 ７ 前記楽音要素制御信号とこの楽音要素制御信号の極
   性反転信号とによつて２系列の楽音形成チヤンネルを制
   御した特許請求の範囲第６項記載の電子楽器。