JPS6020758B2 - 電子楽器のキ−アサイナ - Google Patents

Description

【発明の詳細な説明】 この発明は電子楽器のキーァサィナに関し、特に同時発
音数の制御が容易に行なうようにしたキーアサィナに関
するものである。

多数の鍵を有し、該鍵の数よりも少ない発音チャンネル
（同時最大発音数に対応）を有する電子楽器において複
数の楽音を同時に発音し得るようにするには、押鍵によ
って選択された音の発音を上記発音チャンネルのいずれ
かのチャンネルに筈ｉｌ当てる処理を実行する必要かお
る。

この稀の処理毛を行なうのが“キーアサィナ”であり、
このキーアサイナは一般的に鍵盤部の操作鍵を検山して
該操作鍵を表わす鍵情報を取り出すキーコータと、この
キーコーダから供給される鍵情報を各発音チャンネルに
割当てるチャンネルプロセッサとから構成されている。
このようなキーアサィナとしては、例えば特願昭４７−
１２５５１４号、特開昭４９−８４２１６号、特磯昭５
０一１００８７計号、特椿開昭５２一２４５１８号の明
細書中に開示されたものがある。

しかし、これら従来のキーァサィナは、前述の発音チャ
ンネル数が固定された回路構成となっているために発音
チャンネル数の切替が行なえない欠点を有している。例
えばチャンネル数をある特定数に期定化したキーアサィ
ナを、該特定数より少ない楽音形成チャンネルを持つ他
の電子楽器に対しては使用できず、したがってキーアサ
イナに汎用性を持たせることができない。

また、この発音チャンネル数の切替は次のような場合に
必要となるものである。すなわち、１つの押鍵に対し複
数の楽音（例えばピアノとパイプオルガンの合奏を行な
った場合のような発音効果）を得たい場合がある。これ
を行なうには、あるチャンネルの楽音形成回路に対して
並列に他の音色の楽音を形成する楽音形成回路を接続す
ることによって達成される。このように全ての発音チャ
ンネルに対し楽音形成回路を複数設けておけば良いもの
であるが、このような回路を複数個並設して設けること
は装置が複雑となるとともに価格が大幅に上昇してしま
う。したがって、この発明による目的は、割当て可能な
発音チャンネル数の変更制御が容易に行なえ、汎用性を
向上させた電子楽器のキーアサィナを提供することであ
る。

この発明はこのような目的を達成するために、各発音チ
ャンネルに割当てられた鍵を表わす鍵情報を記憶する第
１の記憶手段と、上記割当てられた鍵の押鍵状態を表わ
す押鍵情報を記憶する第２の言己億手段と、第１、第２
、第３の制御手段とを設け、第１の制御手段によって、
新たに鍵が押圧されたとき、第２の記憶手段に押鍵情報
が記憶されていない発音チャンネルのいずれか割当てチ
ャンネルとして指定し、このチャンネルに対応して第１
の記憶手段に新たな鍵情報を記憶させるとともに第２の
記憶手段に押鍵情報を記憶させ、又、第２の制御手段に
よって、鍵が雛鍵されたことを検出し、第２の記憶手段
におけるこの鍵が割当てられている発音チャンネルの押
鍵情報の記憶を解除し、又、第３の制御手段によって、
割当て可能発音チャンネル数の変更が脂示された状態で
かつ各発音チャンネルに対して選択的に割当て阻止が指
示されたことを検出し、第２の記憶手段の上記割当て阻
止チャンネルに強制的に押鍵情報を記憶させるようにし
たものである。以下図面を用いてこの発明による電子楽
器のキーアサィナを詳細に説明する。

第１図はこの発明によるキーアサィナが使用された電子
楽器の一実施例を示す全体構成図であって、大別すると
、各鍵に対応してそれぞれ設けられたキースィッチのう
ち、押鍵によって動作（メーク接点の場合は閉成動作、
ブレーク接点の場合は開動作）したキースィッチを検出
し、この検出したキースィツチを表わす信号、すなわち
キーコードＫＣを発生するキーコーダ１００とキーコー
ダ１００から供給されるキーコードＫＣを同時発音が可
能なチャンネル（鍵の数よりはるかに少ない）のうちの
いずれかのチャンネルに割当てる動作を実行するチャン
ネルプ。

セッサ２００とから構成されるキーアサィナ３００と、
このキーアサィナ３００から供給されるキーコードＫＣ
に対応した音高電圧ＫＶを発生するキーコード音高電圧
変換部４００と、チャンネルプロセッサ２００１こよっ
て各チャンネルに割当てられた動作キースィッチの押鍵
および離鍵に対応して前記音高電圧ＫＶを制御するチャ
ンネル別音高電圧制御部５００と、チャンネル別音高電
圧制御部５００の各チャンネルから供給される音高電圧
ＫＶにそれぞれ対応した楽音信号を各チャンネル別に発
生する楽音形成部６００と、前述した各部に種々のタイ
ミング信号を供給するタイミング信号発生部７００とか
ら構成されている。キーコーダ１００においては、多数
のキースィツチ１０１ａ〜１０１ｎを有するキースィッ
チ回路１０２が設けられており、このキースィッチ回路
１０２の各キースィッチ１０１ａ〜１０１ｎは複数のブ
ロック（例えば各オクターブ毎のグル−プ）に分けられ
ているとともに、各ブロック内のキースィッチを複数の
ノート（例えばＣ，Ｃ＃，Ｄ，・・・Ｂの１２音名の鍵
）に区分し、各キースィッチ１０１ａ〜１０１ｎの一方
の端子（可動接点）ａ側を各ブロックの同一ノート毎に
共通接続して各ノ−ト別に配線Ｎ，〜Ｎｍを引き出すと
ともに、他方端子（固定様子）ｂ側を同一ブロック毎に
共通接続して各ブロック別に配線Ｂ〜ＢＩを引き出して
いる。

したがって、このキースィッチ回路１０２は、ブロック
配線Ｂ〜ＢＩを「行」とし、ノート配線Ｎ，〜Ｎｍを「
列」としたマトリクス（行例配線）の各交点部分の行列
間に各キースィッチ１０１ａ〜１０１ｎがそれぞれ接続
されていることになる。この結果、キースィッチ回路１
０２から引き出されている全配線数、つまりブロック配
線Ｂ〜ＢＩとノート配線Ｎ，〜Ｎｍの総合計配線数は全
Ｚキースィッチ１０１ａ〜１０１ｎの数に比べてはるか
に少ないものとなっている。例えば全キースィッチ１０
１ａ〜１０１ｎの数が「１×ｍ」個であるとすると、こ
の場合のキースィツチ回路１０２から引き出される全配
線数はノート数ｍ十ブロック数１であり、その数は「ｍ
＋１」本となる。このように構成されたキースィッチ回
路１０２の各キースィッチ１０１ａ〜１０１ｎは、ノー
ト配線Ｎ，〜Ｎｍを介してノート検出回路１０３に接続
されており、またブロック配線Ｂ〜ＢＩを介してブロッ
ク検出回路１０４に接続されている。この場合、全キー
スイツチ１０１ａ〜１０１ｎ中のすべての動作キースィ
ッチの検出は、数種類の検出動作状態（以下、単にステ
ートという）を順次実行することによって検出動作が完
了するようになっている。

その第１ステート（ＳＴ，）は、ノート検出回路１０３
からノート配線Ｎ，〜Ｎｍを介してすべてのキースィツ
チ１０１ａ〜１０１ｎの可動接点側ａに信号を印加し、
動作中のキースィッチのみの固定接点側ｂを通して当該
動作中のキースイッチが属するブロックのブロック配線
Ｂ〜ＢＩに前記印加信号を導き出し、この導き出された
信号をブロック検出回路１０４に供給して記憶する。こ
れにより、どのブロック動作中（オンされている）のキ
ースィツチ（１個あるいは複数個）が存在するかが検出
される。なお、この第１ステートにおけるブロック検出
回路１０４の記憶タイミングは、タイミング信号発生部
７００１こ同期して作動している状態制御回路１０５か
ら供孫舎される第１ステート信号によって決定される。
そして、ブロック検出回路１０４の記憶動作が完了する
と、状態制御回路１０５はこれを検出して第２ステート
の制御を行なう。次に、第２ステート（ＳＴ２）におい
ては、ブロツク検出回路１０４に記憶されたブロック（
１ブロックあるいは複数ブロック）のうちあらかじめ定
められた優先順位にしたがって１ブロックを抽出し、ブ
ロック検出回路１０４から抽出されたブ。

ックに対応するブロック配線Ｂ〜ＢＩを介して当該ブロ
ックに含まれる各キースィツチの固定接点ｂ側に信号を
印加し、これによって当該ブロック内の各ノートのキー
スィッチの可動接点ａ側のノート配線Ｎ，〜Ｎｍから該
信号を導き出してノート検出回路１０３に記憶させる。
このようにすれば、動作中のキースィッチ１０１ａ〜１
０１ｎに対応するノート配線Ｎ，〜Ｎｍのみにブロック
検出回路１０３からの信号が伝達されることになり、こ
の信号をノート検出回路１０３に記憶させることによっ
て、抽出されたブロックにおける動作中のキースィッチ
（１個あるいは複数個）のノートが検出されることにな
る。また、ブロック検出回路１０４において抽出された
ブロック信号は、該ブロックを表わす複数ビット（この
場合は３ビット）のブロックコード信号（以下、ブロッ
クコードＢＣという）に変換してサンプルホールド回路
１０６に供給して記憶させる。なお、この第２ステート
におけるブロック検出回路１０４の１ブロック抽出タイ
ミングおよびノート検出回路１０３における記憶タイミ
ングは、前述した第１ステートの場合と同様に、状態制
御回路１０５から供給される第２ステート信号によって
決定されている。そして、ノート検出回路１０３の記憶
動作が完了すると、状態制御回路１０５はこれを検出し
て第３ステートの制御を行なう。次に第３ステート（Ｓ
Ｔ３）は、前記第２ステートに続く動作状態であり、前
言己第２ステートにおいてノート検出回路１０３に記憶
されたノート（１個あるいは複数個）をシステムクロッ
クに同期し、かつあらかじめ定められた優先順位にした
がって順位抽出し、この抽出したノート信号を該ノート
を表わす複数ビット（この場合は４ビット）のノートコ
ード信号（以下、／ートコードＮＣという）に変換して
サンプルホールド回路１００６に順次供給する。

この第３ステートは、ノート検出回路１０３に記憶され
ているノートに関してのみ実行されるものであるために
、時間的な無駄は一切生じない。例えばノート検出回路
１０３に３種類のノートが記憶されていると、あるブロ
ックに関する第３ステートは３クロック時間で終了する
。そして、ノート検出回路１０３に記憶されているノー
トコード信号がすべて読み出されると、状態制御回路１
０５がこれを検出して次のステートに制御する。この場
合、ブロック検出回路１０４にまだブロック信号の記憶
が存在する場合には前記第２ステートおよび第３ステー
トの制御にもどり、これらのステートを前記同機に実行
する。またブロック検出回路１０４にブロック信号の記
憶が存在しない場合にはキースィッチ回路１０２のブロ
ック配線Ｂ〜ＢＩに残されている電荷（配線の浮遊容量
または各配線にそれぞれ接続された微少コンデンサに充
電された電荷）をすべて放電させてリセットした後に再
び前記第１ステートに移行する。一方、サンプルホール
ド回路１０６は、第２ステートの状態においてブロック
検出回路１０４から供給されるブロックコードＢＣを記
憶保持しており、ノート検出回路１０３から供給される
ノートコードＮＣと同期させて出力する。

したがって、サンプルホールド回路１０６からは、ブロ
ックコードＢＣとノートコードＮＣが組合された７ビッ
ト構成によるキーコードＫＣが送り出されることになり
、このキーコードＫＣによって動作キースィッチを容易
に識別することができる。このようにして、全動作キー
スィッチの検出が終了するまでには、第１ステート（Ｓ
Ｔ，）→第２ステート（ＳＴ２）→第３ステート（ＳＬ
）・・・というようにステップするが、プ。

ツク検出回路１０４に最初に言己臆したすべてのブロッ
クに関するブロックコードＢＣを送出しかつ最後のブロ
ックにおける動作キースィツチのノートに関するノート
コードＮＣを送出し終えると、フロック検出回路１０４
およびノート検出回路１０３の記憶がすべてが抽出され
て全くなくなるために、これによって第４ステート（Ｓ
Ｔｏ）、すなわち待期状態となる。そして、キースィッ
チ回路１０２、ノート検出回路１０３およびブロック検
出回路１０４の動作がすべてリセットされたことを確認
すると再び第１ステート（ＳＴ，）にもどり、以後は前
述したように第２ステート（ＳＬ）、第３ステート（Ｓ
Ｌ）の状態を繰返して第４ステート（ＳＴｏ）、つまり
待期状態に達することにより、全キースィツチの検出動
作が１通り繰返される。キーコーダ１００のサンプルホ
ールド回路１０６から送り出されるキーコードＫＣは、
チャンネルプロセッサ２００に供給され、ここにおいて
楽音信号を形成するチャンネルが割当てられる。

この場合、サンプルホールド回路１０６から送り出され
るキーコードＫＣは一定期間保持されており、この保持
時間はチャンネルプロセッサ２００において１つの割当
て処理が実行される動作時間に対応している。次に、チ
ャンネルプロセッサ２００は、キーコードメモリ２０１
と、キーオン・オフ検出回路２０２と、トランケート回
路２０３および押鍵状態メモリ２０４とによって構成さ
れている。

キーコードメモリ２０１は同時発音可能なチャンネル数
に対応する特定数の記憶回路を備えており、この記憶回
路は循環型シフトレジスタで構成すると好都合である。

この場合、チャンネル数がＡ、キーコードＫＣのビット
数がＢであるとすると、Ｂ個の記憶単位を有するＡステ
ージ（１ステージ＝Ｂビット）のシフトレジス夕が用い
られ、記憶された（既に割当てられた）キーコードＫＣ
はクロツクパルスによって順次シフトして時分割的に送
り出されて楽音波形発生のための制御信号として利用さ
れるとともに、このシフトレジスタの入力側に帰環され
て循環するようになっている。キーオン・オフ検出回路
２０２は、キーコーダ１００から供給される入力キーコ
ードＫＣとキーコードメモリ２０１から順次時分割的に
送り出される全記憶キーコードＫＣとを比較し、一致し
た場合には入力キーコードＫＣと同一のキーコードＫＣ
があるチャンネルにすでに割当てられているものとして
キーコードメモリ２０１への記憶を阻止し、つまりチャ
ンネルの割当てを中止する。

また、上述した比較結果が不一致の場合には、新たなキ
ーが操作されたものであるから、この入力キーコードＫ
Ｃをキ−コードメモリ２０１の空いているチャンネルの
すべてに記憶させる。更に、上述した比較結果が不一致
でかつ全チャンネルに他のキーコードＫＣが既に割当て
られている場合には、トランケート回路２０３によって
すでに離鍵されている音で最も減衰が進んでいる音が割
当てられているチャンネルを検出し、このチャンネルに
記憶されているキーコードＫＣを入力キーコードＫＣに
強制的に書き変えるように制御する。また、このキーオ
ン・オフ検出回路２０２は、各チャンネルへの入力キー
コードＫＣの割当て状態をその都度押鍵状態メモリ２０
４に供給して記憶させ、その読み出し出力によって後述
する各チャンネルの発音動作制御を行なわせるとともに
、離鍵を検出して押鍵状態メモリ２０４の対応するチャ
ンネルの記憶内容を変更し、そのチャンネルの発音を所
定の条件に従いながら、つまり徐々に減衰させる等の制
御を行ないながら発音を終了させる。以後の動作におい
ては、押鍵状態メモリ２０４に記憶された内容から空チ
ャンネルを選択し、キーコードメモリ２０１の対応する
チャンネルのステージに入力キーコードＫＣを記憶する
。なお、キーコードメモリ２０１と押鍵状態メモリ２０
４は互いに同期した状態で各チャンネルに対応した部分
が時分割的に選択されて信号の記憶が行なわれるように
なっている。次に、キーコード音高電圧発生部４００は
、サンプリング回路４０１と、サンプリング周期を制御
するサンプリング制御回路４０２と、デジタルアナログ
変換回路４０３とによって構成されている。

そして、このキーコード音高電圧発生部４００‘ま、チ
ャンネルプロセッサ２００から供給されるキーコードＫ
Ｃをサンプリング回路４０１においてサンプリングし、
このサンプリングしたキーコードＫＣ′をデジタル・ア
ナログ変換回路４０３に供給する。この場合、サンプリ
ング回路４０１はサンプリング制御回路４０２の出力に
よってサンプリング周期が決定されており、その周期は
キーコードメモリ２０１の内容をシフトするためのクロ
ツクをチャンネル数よりも１個多くカウントした時間と
なっている。したがって、サンプリング回路４０１は、
キーコードメモリ２０１のシフトがほぼ一巡する毎に、
順次異なるチャンネルに対応したキーコードＫＣをサン
プリングするとともに、このサンプリングしたキーコー
ドＫＣ′を次のサンプリング時まで出力し続けることに
なり、これによって減速サンプリングを行なっている。
これは、前述したキーコーダ１００およびチャンネルプ
ロセッサ２００がキースイツチ１０１ａ〜１０１ｎの状
態（押鍵状態および離鍵状態）の検出およびチャンネル
への割当てを迅速に行なう必要があるのに対し、音高電
圧を扱う部分は並列処理を行なっているために高速動作
を必要としないのと、アナログ信号の音高電圧を高速で
扱うと動作が追従しない。すなわち回路系および配線系
における微少静電容量によって波形がなまり、これによ
ってキーコードＫＣに一致した正確が楽音が得られなく
なる。このような種々の理由によってキーコードＫＣの
減衰サンプリングを行ない、減速サンプリングされたキ
ーコードＫＣ′を形成する。サンプリング回路４０１の
出力側に接続されたデジタル・アナログ変換回路４０３
が上述したキーコードＫ〇を対応する音高電圧ＫＶに変
換する部分である。このデジタル・アナログ変換回路４
０３は、前述したようにサンプリング回路４０１で減速
サンプリングされたキーコードＫＣ′を入力とし、この
キーコードＫ〇をブロックコードＢＣ′とノートコード
Ｎ〇に分けてそれぞれをデコードする。そして、ブロッ
クコードＢＣ′のデコードされた出力によって低抗分圧
回路から該ブロックに対応する電圧信号を送り出し、こ
の取り出した電圧信号をノートコードＮＣ′をデコード
した出力によって該ノートに対応してさらに分圧するこ
とより当該キーコードＫ〇に対応した音高電圧ＫＶを発
生する。この音高電圧ＫＶは、サンプリング制御回路４
０２から供給される制御信号によって、サンプリング回
路４０１の各サンプリングされたキーコードＫＣ′が割
当てられたチャンネルと同一のチャンネルに分配される
。この場合、各チャンネルへの音高電圧ＫＶの分配動作
は、前述した押鍵状態メモリ２０４と同期して作動して
おり、選択されるチャンネルも一致している。次に、チ
ャンネル別音高電圧制御部５００は、各チャンネル別に
それぞれ独立して設けられた音高電圧制御回路５０１ａ
〜５０１Ｍこよって構成されている。この音高電圧制御
回路５０１ａ〜５０１ｈは、前記デジタル・アナログ変
換回路４０３から供給される音高電圧ＫＶを各チャンネ
ル別に入力し、かつ押鍵状態メモリ２０４から供給され
るキーオン信号によってゲート回路を開くことにより音
高電圧ＫＶをコンデンサに記憶し、このコンデンサの端
子電圧を後述する楽音形成部６０川こ送出するように構
成されている。楽音形成部６０川ま各チャンネル別に設
けられた楽音形成回路６０１ａ〜６０１ｈを有している
。

この楽音形成回路６０１ａ〜６０１ｈは、この実施例に
おいては図示しない電圧制御型可変周波数発振器（以下
ＶＣＯと称する。）電圧制御型可変フィル夕（以下ＶＣ
Ｆと称する。）および電圧制御型可変利得増幅器（以下
ＶＣＡと称する。）と、前記各部（ＶＣ○，ＶＣＦ，Ｖ
ＣＡ）の制御タイミングおよび制御量をプログラムする
ェンベロープジエネレータ（ＥＧとからなる、いわゆる
シンセサィザ方式で構成されており、音高電圧制御回路
５０１ａ〜５０１ｈから音高電圧ＫＶ′が供給されると
、ＶＣＯが入力音高電圧ＫＶ′に対応した周波数の発振
を行なう。この発振出力はＶＣＦおよびＶＣＡを介して
楽音信号として送出され、ミキシング用の低抗８００ａ
〜８００Ｍこおいて他のチャンネルを坦当する楽音形成
回路から送出される楽音信号と混合された後に出力端子
８０１を介して図示しないスピーカ−に供給されるよう
になっている。

この場合、ＶＣ○，ＶＣＦおよびＶＣＡをエンベロープ
ジエネレータ（ＥＧ）から発生する制御波形信号で制御
することにより、制御波形信号にしたがってＶＣＯでは
発振周波数が微少に変化し、またＶＣＦではその周波数
特性が変化して自然性、音楽性豊かな楽音信号を形成し
、更にＶＣＡでは制御波形にしたがって楽音ェンベロー
プを制御する。このェンベロープジェネレ‐夕（ＥＧ）
は、電子楽器の図示しない操作パネルに設けられている
調整レバ−の制御下におかれており、その制御開始タイ
ミングは、押鍵状態メモリ２０４から供給されるキーオ
ン信号によって行なわれている。タイミング信号発生部
７０川ま、図示しない基準発振器から供給される基準ク
ロック信号（システムクロック）をカウントして種々の
同期信号を作り、この同期信号を上述した各部に供給し
て全体としての動作上の同期を得ている。

以上の説明が、この発明による電子楽器の一実施例を示
す全体構成略示ブロック図（第１図）に対する要部構成
とその動作の説明である。

以下、この発明によるキーアサィナを具体化回路で表わ
した図面およびその動作波形図を用いてその構成および
動作を詳細に説明する。なお、具体化された回路の説明
に入る前に、回路中における記号の特殊使用について説
明する。

第２図ａ〜ｆは使用記号の一例を示すものであって、第
２図ａはィンバータ、同図ｂ，ｃはアンドゲ−ト、同図
ｄ，ｅはオアゲート、同図ｆは遅延フリツプフロップを
それぞれ表わしている。この場合、上記アンドゲートあ
るいはオアゲートにおいて、入力数が少ない場合には同
図ｂ，ｄに示すような通常の表示図法を採用し、入力数
が多い場合には、同図ｃ，ｅに示す特殊な図法を採用す
る。同図ｃ，ｅにおいては、回路の入力側に１本の入力
線を描き、複数の信号線をこの入力線に交差させ、同回
路に入力されるべき信号の信号線と入力線との交叉点を
丸印で囲むようにしている。したがって、同図ｃの例の
場合、論理式はＱ＝Ａ・Ｂ・Ｄとなり、同図ｅの例の場
合における論理式はＱ＝Ａ＋Ｂ＋Ｃとなる。第３図は、
第１図に示すタイミング発生部７００の要部を示す具体
的な回路図であり、この電子楽器における動作の基準と
なる制御信号を発生する部分である。

したがって、まずこのタイミング発生部７００を最初に
説明する。このタイミング発生部７０川ま、カスケード
接続された４個のフリツプフロツプで構成される４ビッ
トのカウン夕７０１と、チャンネル数に一致するビット
（この実施例においては、以下８チャンネル構成の回路
として説明する。）を有するシフトレジスタ７０２とか
らなる。カウン夕７０１は図示しない基準発振器の出力
パルス◇を２分周した出力パルスマ，，◇２のうち、第
４図ａに示すクロックパルス◇，を入力としてカウント
する。このクロツクパルスＪ，のパルス間隔は例えばＩ
Ａｓの極めて高速パルスとなっており、このパルス間隔
を以下『チャンネル時間』と称することになる。この電
子楽器における同時発音数を８音とすると全チャンネル
数は８チャンネルであり、クロツクパルスめ，によって
順次区切られる１仏ｓ幅のタイムスロットは、第１チャ
ンネル〜第８チャンネルに順次対応して駆動される。こ
れは、前述したチャンネルプロセッサ２０川こおいて、
複数の楽音を同時に発音可能とするために各種の記憶回
路や論理回路を時分割的に共用させて、ダイナミック論
理的に構成しているためである。また、上述したチャン
ネル時間は、第４図ｂに示すように各タイムスロットを
順に第１チャンネル時間〜第８チャンネル時間とすると
、各チャンネル時間は８チャンネル時間毎に循環して発
生されることになる。つまり、カウンタ７０１の入力端
子にクロックパルスふ，が図示しない発振器から供聯合
されると、このカウンタ７０１はクロック信号で，を順
次カウントし、このカウント結果を並列４ビット構成に
よるバイナリーデシマルコード出力とし出力される。こ
の出力のうち、最上位のフリップフロツプ タの出力は
、ィンバータ７０３ｄを介して第４図ｃに示すように第
１チャンネル時間〜第８チャンネル時間の範囲にわたっ
て出力を送出するパルスＳ，〜Ｓ８として取り出される
。また、最上位のフリップフロップからは、そのままの
状態で第４図ｄにＺ示すようにパルスＳ，〜Ｓ８を反転
した状態のパルスＳ９〜Ｓ，６が取り出されている。ま
た、カウンタ７０１から出力される並列４ビット出力信
号は、アンドゲート７０４において一致を求めることに
よってフルカゥント状態が検出され、このフルカゥＺン
ト時における出力を第４図ｅに示すようにパルスＳ，６
として取り出し、またこのパルスＳ，６をインバータ７
０５を介して取り出すことによって第４図ｆに示すよう
にパルスＳ，６を得ている。つまり、このパルスＳ，６
はチヤンネルプロセツサ２００における一回の割当て処
理動作時間毎（１６〆ｓ）に発生されるものであり、各
チャンネル時間が２循環する時間を必要としている。こ
れはチャンネルプロセッサ２００が、始めの８チャンネ
ル時間で入力キーコードＫＣとすでに割当て処理が完了
している記憶キーコードＫＣとの比較を行ない、続く８
チャンネル時間で書き込み処理を行なっているためであ
り、上述した第４図ｃ，ｄに示すパルスＳ，〜Ｓ８とパ
ルスＳ９〜Ｓ，６は前半の８チャンネル時間と後半の８
チャンネル時間を分離している。また、アンドゲート７
０６はカウンタ７０１から出力される並列４ビット出力
の内の第１〜第３出力の一致をアンドゲート７０６にお
いて求めることにより、第４図ｇに示すように第８チャ
ンネル時間に出力を発生するパルスＳ８，Ｓ，６を得て
いる。このアンドゲート７０６から送出されるパルスＳ
８，Ｓ，６は８ビットのシフトレジスタ７０２に供給さ
れて順次シフトアップされ、各ビットの出力端からは第
４図ｊ〜Ｑに示すように第１〜第８チャンネル時間を順
次サンプリングした状態のパルスＢＴ，〜ＢＴ８が得ら
れる。したがって、シフトレジスタ７０２の各ビット出
力は第１〜第８チャンネル時間に対応したタイミング信
号をパラレルに取り出していることになる。更に、シフ
トレジスタ７０２の第１〜第７ビット出力は、オアゲー
ト７０７を介して取り出しており、アンドゲート７０８
においてこのオアゲート７０７の出力とカゥンタ７０１
の最上位ビット出力との一致を求めることによって、第
４図ｈに示すクロックパルスＪ＾を得ている。また、ア
ンドゲート７０６はオアゲート７０７の出力をインバー
タ７０３ｄの出力との一致を求めることによって第４図
ｉに示すクロツクパルス０８を得ている。このようなパ
ルス信号およびクロツクパルスをタイミング信号として
各部の動作が実行されている。

以下、上述したタイミング信号を用いてキーアサィナ３
００部分の動作をそのブロック毎に順次詳細に説明する
。キーコーダ１００ 第５図はキースィッチ回路１０２およびノート検出回路
１０３の一実施例を示し、第６図は第５図に示すキース
ィッチ回路１０２に接続されるブロック検出回路１０４
の一実施例を示し、第７図は上述したノート検出回路１
０３、ブロック検出回路１０４およびサンプルホールド
回路１０６の動作制御を行なう状態制御回路１０５の一
実施例を示し、第８図は第５図および第６図に示すノー
ト検出回路１０３およびブロック検出回路１０４から送
り出されるノートコードＮＣおよびブロックコードＢＣ
をサンプリングしてタイミングを合わせるサンプルホー
ルド回路１０６の一実施例を示しており、これらによっ
てキーコーダ１００が構成されている。

キースイツチ回路１０２には、電子楽器の鍵盤の各鍵に
対応して設けられた多数のキースイッチ１０１ａ〜１０
１ｎが配設されており、各キースィッチ１０１ａ〜１０
１ｎの一方の端子（固定端子）側は各ブロックＵ５〜Ｕ
，毎に共通接続された後に、ブロック配線Ｂ〜Ｂ５を介
５して第６図に示すブロック入出力兼用端子１０６ａ〜
１０６ｅに接続されている。また、各キースイツチ１０
１ａ〜１０１ｎの他方の端子（可動端子）側にはそれぞ
れ回り込み防止用のダイオード１０７ａ〜１０７ｎが直
列接続され、同一のノ−０トＣ，Ｂ，Ａ＃・・・Ｄ，Ｃ
＃毎に共通接続されてノート配線Ｎ，〜Ｎ，２を介して
ノート入出力兼用端子１０８ａ〜１０８１に接続されて
いる。この場合、２段鍵盤における鍵数は一般に６１鍵
である。これをＵ，〜Ｕ５の５ブロック（５オクターブ
）に分割すると、最低オクターブのＣの鍵（以下ＣＬノ
ートと称する。）が１個だけ残ってしまうために不都合
が生ずる。また、この１個の為にブロックを１個増加す
るのも不経済である。このため、第５図に示す実施例に
おいては、ＣＬノートをブロックＵ，に含めてこのブロ
ックだけ１３個のキースイツチを坦当させている。すな
わち、ＣＬ／一トに対応するキ−スイッチ１０１ｎの一
方の端子は、ブロック配線Ｂに接続され、またその他方
の端子はノート配線Ｎ．３を介してノート入出力兼用端
子１０８ｍに接続されている。ところで、一般に鍵盤部
分（キースィッチ回路１０２）と電気回路部分（ノート
検出回路１０３およびブロック検出回路１０４）とは離
れているために、キースィッチ回路１０２とノート検出
回路１０３を結ぶ配線Ｎ，〜Ｎ，３およびキースイツチ
回路１０２とブロック検出回路１０４を結ぶ配線Ｂ〜＆
は長く引き回されることになり、そこに配線容量Ｃｎと
Ｃｂが生ずる。

説明の便宜上、ノート配線Ｎ，〜Ｎ，３側の配線容量は
すべてＣｎで取扱うことにし、ブロック配線Ｂ．〜＆側
の配線容量はすべてＣｂで取扱うことにする。ここで、
各配線Ｎ，〜Ｎ，３，Ｂ〜Ｂに生ずる配線容量は夫々別
個のものである。この実施例では、かかる配線容量Ｃｎ
，Ｃｂを積極的に利用するように構成している。一方、
ノート検出回路１０３は、信号送出回路１０９ａ〜１０
９ｍと、検出ノート記憶回路１１０ａ〜１１０ｍと、ノ
ート優先ゲート回路１１１ａ〜１１１ｍが各ノートＣ，
Ｂ・・・Ｃ＃，ＣＬ別に３設けられている。

この場合ノートＣ，Ｃ＃，ＣＬに関する信号送出回路１
０９、検出ノート記憶回路１１０およびノート優先ゲー
ト回路１１１についてのみ詳細に図示したが、他のノー
トに関する部分も同一構成となっている。信号送出回路
１０３９ａ〜１０９ｍは、各ノートＣ〜ＣＬ毎に設けら
れたトランジスタ１１２のスイッチング動作によって電
圧ＶＤｏをノート入出力兼用端子１０８ａ〜１０８ｍに
印加し、ノート配線Ｎ，〜Ｎ，３側の各配線容量Ｃｎを
充電するようになっている。また、４ノート入出力兼用
端子１０８ａ〜１０８ｍからの信号は、インバーター１
３、アンドゲート１１４，１１５、オァゲート１１６、
遅延フリップフロップ１１７とによって構成される検出
ノート記億回路１１０ａ〜１１０ｍに供給され、状態制
御回路１０５から供孫合される後述するパルスＳＴ２に
よって各ノート別に記憶が行なわれる。また、この検出
ノート記憶回路１１０ａ〜１１０ｍの内の夕少なくとも
いずれか１個の回路に検出ノート信号が供総合されると
、オアゲート１ １８からェニーノート信号ＡＮが送り
出されるようになっている。このようにして記憶された
検出ノート記憶回路１１０ａ〜１１０ｍの記憶出力は、
オアゲート１１０９、インバーター２０およびアンドゲ
ート１２１によって構成されるノート優先ゲート回路！
１１ａ〜１ １ １ｍに供給され、ここにあらかじめ定
められた優先順位にしたがって各検出ノート記憶回路１
１０ａ〜１１０ｍの記憶内容が読み出され、クこの読み
出し出力がノートコード送出回路１２２に供給され、オ
アゲート１２３ａ〜１２３ｄから各ノートに対応する４
ビット構成のノートコードＮＣが送出されるようになつ
いる。この場合、上述したノート優先ゲート回路１１１
ａ〜１１１ｍは、上側、つまりノート優先ゲート回路１
１１ａから１１１ｍ側に向って検出ノート記憶回路１１
０ａ〜１１０ｍの記憶内容が順次読み出されてノートコ
ードＮＣに変換されるようになっている。また、検出ノ
ート記憶回路１１０ａ〜１１０ｍのいずれか１つにノー
トが検出されている場合には、ノート優先ゲート回路１
１１ａ〜１１１ｍのオァゲート１ １ ９を介してメモ
リノート信号ＭＮが送出される。一方、ブロック検出回
路１０４は、第６図に示すように検出ブロック記憶回路
１２３ａ〜１２３ｅと、ブロック優先ゲート回路１２４
ａ〜１２４ｅと信号送出回路１２５ａ〜１２６ｅおよび
ブロックコード送出回路１２６とによって構成されてい
る。

そして、このブロック検出回路１０４の検出プ。ック記
憶回路１２３ａ〜１２３ｅ、フロック優先ゲート回路１
２４ａ〜１２４ｅおよび信号送出回路１２５ａ〜１２５
ｅはＵ５〜Ｕ，の各ブロック別に設けられている。検出
ブロック記憶回路１２３ａ〜１２３ｅは、インバーター
２６、アンドゲート１２７，１２８、オアゲート１２９
および遅延フリップフロップ１３０とによって構成され
ており、検出ブロック記憶回路１２３ａ〜１２３ｅのい
ずれかにブロック検出信号が供給されると、オアゲート
１３１を介して、動作キースィッチが検出されたブロッ
クが存在することを表わすェニーブロツク信号ＡＢが送
出される。そして、第１ステート信号ＳＴ，が供給され
ると、各検出ブロック記憶回路１２３ａ〜１２３ｅはブ
ロック検出信号を記憶するように構成されている。また
、ブロック優先ゲート回路１２４ａ〜１２４ｅは、オア
ゲート１３２、インバータ１３３，１３４およびオアゲ
ート１３５〜１３７とによって構成されており、検出ブ
ロック記憶回路１２３ａ〜１２３ｅのいずれかにブロッ
ク検出信号が記憶されている場合には、ブロック優先ゲ
ート回路１２４ｅのオアゲート１３２からブロック検出
信号が記憶されていることを表わすメモリブロック信号
ＭＢを送出するとともに、第２ステート信号ＳＴ２が供
給される毎にあらかじめ定められた優先順位（この実施
例においては１２４ａから１２４ｅ側へ）に従って検出
ブロック記憶回路１２３ａ〜１２３ｅの記憶内容が順次
読み出され、この読み出されたブロック検出信号がブロ
ックコード送出回路１２６に供給され、ここにおいてコ
ード変換された後に、オアゲート１３８ａ〜１３８ｅを
介して３ビットのブロックコードＢＣとして送出される
。また、信号送出回路１２５ａ〜１２５ｅは、第４ステ
ート信号ＳＴｏによってオンとなって、ブロック鰯線Ｂ
，〜Ｂ５の配線容量Ｃｂを放電させるトランジスター３
９と、検出ブロック優先回路１２４ａ〜１２４ｅからブ
ロック検出信号が送出された場合のみそのブロック配線
Ｂ，〜Ｂをアースに接続し、ブロック検出信号が送出さ
れない場合には、ブロック配線Ｂ〜＆に電源Ｖｏｏを供
給するようにコンブリメンタリ的な動作を行なう２個の
トランジスタ１４０，１４１とによって構成されている
。次に、状態制御回路１０５は、第７図に示すように２
個の遅延フリップフロツプ１４２，１４３と、インバー
ター４４，１４５と、アンドゲート１４６〜１５３と、
オアゲート１５４，１５５とによって構成されており、
第１表に示すように第１〜第４ステートの検出動作状態
を実行させるための制御信号・ＳＴ．〜ＳＴｏを送出し
、これによって動作キースィッチの検出が完了するよう
になっている。

そして、遅延フリップフロップ１４２，１４３の出力信
号Ｑ．，Ｑ２が現在実行中の動作状態を表わしている。
矛１表 したがって、各種ステート信号ＳＴ，〜ＳＴｏは、遅延
フリツプフロップ１４２，１４３の出力に応じて発生さ
れるようになっている。

なお、遅延フリツプフロツプ１４２，１４３は第４図ｈ
，ｉに示すクロックパルスＯＢによって入力信号が読み
込まれ、クロックパルスで＾によって送り出されるため
に、各信号ＳＴ，〜ＳＴｏの最小時間間隔はクロックパ
ルス◇＾の発生間隔と同じである。したがって、キーコ
ーダー１００全体がクロックパルスＪ＾によって同期さ
れて動作することになる。次に、サンプルホールド回路
１０６は第８図に示すように、第６図に示すブロック検
出回路１０４のブロックコード送出回路１２６から送り
出されるブ。ックコードＢＣを第７図に示す動作状態制
御回路１０５から供給される第１、第３ステート信号Ｓ
Ｔ．，ＳＴ３のタイミングでブロックコード一時記憶回
路１５６〜１５８にそれぞれ記憶するように構成されて
いる。この場合、前記ブロックコード一時記憶回路１５
６〜１５８は、アンドゲート１５９、オアゲート１６０
および遅延フリッブフロップ１６１とによって構成され
ており、上述した第１，第３ステート信号ＳＴ，，ＳＴ
３が供給される毎にブロックコードＢＣを取り込んで記
憶するようになっている。このブロックコード一時記憶
回路１５６〜１５８の出力側には、ノート検出回路１０
３から供給されるメモリノート信号ＭＮを制御入力する
とアンドゲート１ ６２〜１ ６４がそれぞれ設けられ
ており、メモリノート信号ＭＮが供給される毎にノート
コードＮＣに同期して記憶ブロックコードＢＣが読み出
され、遅延フリツプフロツプ１６５〜１６７においてク
ロツク信号ＯＢで送り出されることにより同期制御が行
なわれた後にブロックコードＢＣとして出力される。ま
た、このサンプルホールド回路１０６にはノート検出回
路１０３からノートコードＮＣが供給され、このノート
コードＮＣは遅延フリップフロップ１６８〜１７１に読
み込まれた後にクロックパルス？Ｂのタイミングで読み
出されてブロックコードＢＣと同期が取られた後にノー
トコードＮＣとして出力されるように構成されている。
更に、状態制御回路１０５において発生された第４ステ
ート信号ＳＴｏも遅延フリツプフロツプ１７２に読み込
まれた後に、クロツクパルスでＢのタイミングで送り出
される。なお、インバータ１７３は、ノート信号ＣＬの
送出時にブロックコードＢＣを強制的に“０”“０”“
０”としたノート信号ＣＬ特有のキーコードＫＣを作る
ためのものである。以下、第９に示す要部動作波形図を
用いて、上述した第５図〜第８図に示すキーコーダ１０
０の動作を詳細に説明する。

なお、この動作説明においては、ブロックＵ５のノート
Ｂ，Ａと、ブロックＵ３のノートＢに対応した鍵が操作
されてキースィツチが閉じているものとする。第９図ａ
，ｂに示すように、前述した第３図のタイミング信号発
生回路７００から第４図ｈ，ｉに示すクロックパルス？
＾，？Ｂが状態制御回路１０５（第７図）の遅延フリッ
プフロップ１４２，１４３に供給されると、クロツクパ
ルス◇Ｂのタイミングでオアゲート１５４，１５５の出
力信号をそれぞれ取り込み、クロックパルス？＾のタイ
ミングで出力Ｑ，，Ｑ２を送出する。例えば、状態制御
回路１０５が第９図に示す時積載，において第４ステー
ト状態ぐっまり待期状態であったとすると、第１表で示
したように遅延フリップフ。ップ１４２，１４３の出力
信号Ｑ，，Ｑ２は“０”“０”であり、これに伴ってイ
ンバータ１４４，１４５の出力は“１”“１”となって
いる。したがって、アンドゲート１５１からは一致出力
としての“１”信号が送出されており、この“１”信号
はオアゲート１５４を介して遅延フリツプフロップ１４
２の入力側に供給されるとともに、第９図ｃに示すよう
に第４ステート信号ＳＴｏ（待期状態）の信号がアンド
ゲート１５１を介して送り出される。この第４ステート
信号ＳＬは、ブロック検出回路１０４（第６図）の各信
号送出回路１２５ａ〜１２５ｅに加えられ、各信号送出
回路１２５ａ〜１２５６のトランジスタ１３９をオンに
して、各ブロック配線Ｂ〜＆の配線容量Ｃｂをそれぞれ
放電する。次に、第９図に示す時間ｔ，〜ら間において
クロツクパルスＯＢが発生されると第７図に示す状態制
御回路１０５の遅延フリップフ。

ップ１４２，１４３がオアゲート１５４，１５５の出力
を読み込む。この場合、オアゲート１５４の出力のみが
“１”であるために、遅延フリップフロップ１４２，１
４３はそれぞれ“１”“０”を読み込むことになる。そ
して、第９図の時間ｔ２においてクロツクパルスめ＾が
発生すると、遅延フリップフロツプ１４２，１４３は記
憶信号の送り出しを行なう。この結果、遅延フリツプフ
ロツプ１４２，１４３の出力Ｑ，．Ｑ２は“１”“０”
となり、これに伴ってアンドゲート１５２から第９図ｄ
に示す第１ステート信号ＳＴ，が送出される。この第１
ステート信号ＳＴ，は、第５図に示すノート検出回路１
０３の各層号送出回路１０９ａ〜１０９ｍに加えられ、
各信号送出回路１０９ａ〜１０９ｍのトランジスタ１１
２がオンする。トランジスタ１１２がオンすると、電圧
Ｖ。ｏが各ノート入出力兼用端子１０８ａ〜１０８ｍを
介してキースイツチ回路１０２に供給され、ノート配線
Ｎ，〜Ｎ，３の配線容量Ｃｎをすべて充電する。ノート
側の配線容量Ｃｎの充電が行なわれると、これに応答し
て全キースィッチ１０１ａ〜１０１ｎのうちの閉成され
た動作キースィッチのみを介して当該動作キースィッチ
が属するブロックＵのブロック配線捌く信号が生じ、対
応する配線容量Ｃｂが充電され、充電された配線容量Ｃ
ｂがどのブロックのものであるかによって、動作キース
ィッチを含むブロックが検出される。そして、検出され
てブロックＵに対応するブロック入出力兼用端子１０６
に検出信号が供給される。一方、このブロック入出力兼
用端子１０６に供給された検出信号は、第６図に示すブ
ロック検出回路１０４の対応する検出ブロック記憶回路
１２３に加えられるようになっており、検出ブロック記
憶回路１２３ａ〜１２３ｅのいずれかにブロック検出信
号が供給されると、オアゲート１３１を介して第９図ｇ
に示すェニーフロック信号ＡＢが送り出される。このヱ
ニーフロツク信号ＡＢは、動作キースィツチが検出され
たブロックが存在することを表わすものであって、第１
ステート信号ＳＴ，の送出に伴なうノート配線Ｎ，〜Ｎ
，３側の配線容量Ｃｎの充電に応答して上昇する信号と
なる。また、検出ブロック記憶回路１２３ａ〜１２３ｅ
を構成するアンドゲート１２８の一方の端子は、ブロッ
ク入出力兼用端子１０６ａ〜１０６ｅに接続されてブロ
ック検出信号が供給され、他方の入力端には第１ステー
ト信号ＳＴ，が供タ給されている。したがって、この第
１ステートにおいて、動作キースィッチが検出されたブ
ロックＵに対応する検出ブロック記憶回路１２３におい
てのみ、アンドゲート１２８、オアゲート１２９を介し
て遅延フリツプフロツプ１３川こ“１”信ＺＯ号が記憶
される。例えば動作キースィッチの検出されたブロック
がＵ５，Ｕ３の２ブロックであるとすると、検出ブ。ッ
ク記憶回路１２３ａ，１２３ｃの遅延フリツプフロツプ
１３川こそれぞれブロック検出信号“１”が記憶される
。以上の動作がＪ第１ステート動作としてクロックパル
スＪ＾の１周期間に実行される。また、上述した動作キ
ースィッチが存在することを表わすェニーブロック信号
ＡＢが発生されると、この信号ＡＢは第７図に示す状態
制御回路１ ２０５のアンド回路１５０‘こ供ｖ給され
る。状態制御回路１０５は、ェニーブロック信号ＡＢを
受けたことによって動作キースィッチを検出したブロッ
クが存在することを判別して第２ステートの制御に移行
する。つまり、ェニーブロツク信号ＡＢが２供給された
ことによって、アンドゲート１５０から一致信号“１”
が送出され、この“１”信号はオアゲート１６５を介し
て遅延フリップフロップ１４３に供給される。この結果
、遅延フリップフロップ１４２，１４３は、第９図に示
す時間ｔ３に３おし、てクロツクパルス◇によってそれ
ぞれ“０”“１”信号を読み込み、時間ｔ４においてク
ロックパルスぐＡによって出力“０”“１”を発生する
ことになる。この遅延フリップフロツプ１４２，１４３
の“０”“１”出力は第１表に示すように第２ステート
状態であり、これに伴って状態制御回路１０５のアンド
ゲート１５３から第９図ｅに示す第２ステート信号ＳＴ
２が発生される。このとき、ブロック検出回路１２３ａ
，１２３ｃの遅延フリップフロップ１３０は、前述した
ようにブロック検出信号“１”を記憶されているので、
対応するブロック優先ゲート１２４ａ，１２４ｃのオア
回路１３２には、ブロック検出信号“１”を記憶した遅
延フリップフロップ１３０から“１”信号が供聯合され
ている。また、各ブロック優先ゲート回路１２４ａ〜１
２４ｅのオアゲート１３２の出力は、順次下位のブロッ
ク優先回路１２４ｂ〜１２４ｅのオア回路１３２に接続
されており、ブロック検出信号を記憶した検出ブロック
記憶回路１２３ａ〜１２３ｅが１つでも存在すれば、優
先順位が最下位のブ。ックＵ，のブロック優先ゲート回
路１２４ｅを構成するオアゲート１３２から第９図ｈに
示す“１”信号が送出され、この信号が記憶ブロックが
存在することを表わすメモリブロック信号Ｍ旧となる。
このメモリブロック信号Ｍ風ま、第７図に示す状態制御
回路１０５のアンドゲート１４６，１４８，１４９にそ
れぞれ加えられる。したがって、第２ステートＳＴ２が
発生されるとほぼ同時にアンド回路１４６の条件が成立
し、これによって別の第２ステート信号ＳＴ２′が発生
される。このようにして、第９図に時間ｔ４で示すよう
に、クロツクパルスＪ＾によって遅延フリツプフロツプ
１４２，１４３の信号“０”，“１”が読み出されると
、第２ステート信号ＳＬ，ＳＴ２′が発生し、これによ
って第２ステート状態の制御が行なわれる。第２ステー
トにおいては、記憶ブロックのうちの単一の記憶ブロッ
クを抽出するわけであるが、この抽出動作はブロック優
先ゲート回路１２４ａ〜１２４ｅにおいて、あらかじめ
定められた所定の優先順位に従って行なわれる。

第６図ではブロックＵ５，Ｕ４…Ｕ，の順に優先順位が
設定されている。まず、最上位ブロックＵ５のブロック
優先ゲ０ート回路１２４ａにおいては、インバー夕１３
３の出力は常時“１”となっており、検出ブロック記憶
回路１２３ａの遅延フリップフロップ回路１３０からブ
ロック検出信号“１”が供給されれば直ちにアンドゲー
ト１３５の条件が成立するよう夕になっている。上位ブ
ロックＵ５〜Ｕ，の検出ブロック記憶回路１２３ａ〜１
２３ｅの遅延フリップフロップ１３０の出力は、当該ブ
ロックを坦当するブロック優先ゲート回路１２４ａ〜１
２４ｅのオア回路１３２を介して下位ブロックＵ４〜Ｕ
．を０妃当するブロック優先ゲート回路１２４ｂ〜１２
４ｅに順次加えられるようになっており、上位ブロック
Ｕ５〜Ｕ２において検出ブロック記憶回路１２３ａ〜１
２３ｄがブロック検出信号を記憶すると下位ブロックＵ
４〜Ｕ，を坦当するブロック優先ゲート回路１２４ｂ〜
１２４ｅのインバータ１３３を介してアンドゲート１３
５に信号“１”を加え、このアンドゲート１３６をイン
ヒビツトすることによって優先接続が行なわれている。
したがって、ブロック優先ゲート回路１２４ａ〜１２４
ｅにおいては、ブロック優先ゲート回路１２４ａ〜１２
４ｅのうちの１つのアンドゲート１３５のみから“１”
信号が出力されることになる。ブロックＵ５，Ｕ３にお
いて動作キースィツチの検出が記憶されているとすると
、第９図ｅに時間ｔ４で示す第２ステート信号Ｓちの期
間中にブロックＵ５を坦当するブロック優先ゲート回路
１２４ａのアンドゲート１３５のみから信号“１”が出
力される。他のブロック優先ゲート回路１２４ｂ〜１２
４ｅのアンドゲート１ ３５には、ブロックＵ５を坦当
するブロック優先ゲ−ト回路１２４ａ内のオアゲート１
３２からの“１”出力がインバ−夕１３３によって反転
されて供給されているために、前述した優先動作によっ
て他のブロックＵ４〜Ｕ，を坦当するブロック優先ゲー
ト回路１２４ｂ〜１２４ｅのアンドゲート１３５の出力
はすべて“０”となっている。また、フロック優先ゲー
ト回路１２４ａ〜１２４８を構成するアンドゲート１３
５の出力は、アンドゲ−ト１３７において第２ステート
信号ＳＴ２との一致が求められて、その出力はブロック
コード送出回路１２６および信号送出回路１２５ａ〜１
２５ｅのトランジスタ１４０１こ供給される。各ァンド
ゲート１３６には、第２ステ−ト信号ＳＴ２とアンドゲ
ート１３５の出力をィンバ山夕１３４で反転した信号が
供給されて３いる。第９図の時間ｔ，．において、状態
制御回路１０５から送出される第２ステート信号ＳＴ２
（第９図ｅ）は、各優先ゲート回路１２４ａ〜１２４ｅ
の上記各ァンドゲート１３６，１３７にそれぞれ供３給
されており、また別の第２ステート信号ＳＴ２′は第５
図に示すノート検出回路１ ０３の検出ノート記憶回路
１１０ａ〜１１０ｍにそれぞれ供給されている。

したがって、第９図に示す時情郭４〜らの間、つ子まり
第２ステート信号ＳＴ２の発生期間中においては、ブロ
ック位先ゲート回路１２４ａのアンドゲート１３７の上
上’力のみが“１”となり、他のブロック優先ゲート回
路１２４ｂ〜１２４ｅのアンドゲート１３７の出力はす
べて“０”となる。

このようにして、ブロック仏の記憶のみが抽出され、抽
出された信号はブロックコード送出回路１２６および信
号送出回路１２５ａのトランジスタ１４川こ供給される
。また、ブロック優先ゲート回路１２４ａのアンドゲー
ト１３７の出力はィンバータ１２６で反転され、この反
転出力はァンドゲート１２７をインヒビツトする。した
がって、検出ブロック記憶回路１２３ａの遅延フリップ
フ０ロップ１３０の記憶が解かれる。しかし、他のブロ
ック優先ゲート回路１２４ｂ〜１２４ｅのアンドゲート
１３７の出力は“０”であるため、検出フロック記憶回
路１２３ｂ〜１２３ｅのアンドゲート１２７にインバー
タ１２６を介して“１”信タ号がそれぞれ加えられ、遅
延フリップフロップ１３０の出力信号は自己保持を続け
る。したがって、ブロックＵ４〜Ｕ，の記憶内容は保持
される。ブロックＵ５を坦当するブロック優先ゲート回
路１２４ａのアンドゲート１３５の出力は１１１”であ
り、この“１”の信号はインバータ１３４を介してアン
ドゲート１３６に供給されている。したがって、第２ス
テート信号ＳＴ２が供給されても、フロック優先ゲート
回路１２４ａのアンドゲート１３６はインバータ１３４
の“０”出力でインヒビットされる。また、他のブロッ
クＵ４〜Ｕ，を担当する各アンドゲート１３６は、アン
ドゲート１３６の“０”出力を反転した“１”信号と第
２ステート信号ＳＬとの一致によって“１”出力が得ら
れ、この出力によって信号送出回路１２５ｂ〜１２５ｅ
のトランジスタ１４１がオンとなる。このようにして、
ブロックＵ５の信号送出回路１２５ａにおいては、トラ
ンジスタ１４０がオンでトランジスター４１がオフとな
り、フロツク入出力兼用端子１０６ａは、アース電位に
される。またブロックｕ〜Ｕ．の信号送出回路１２５ｂ
〜１２５ｅでは、それぞれトランジスター４０がオフで
トランジスター４１がオンとなっている。したがって、
ブロックＵ４〜Ｕ，を担当するブロック入出力兼用端子
１０６ａ〜１０６ｅはトランジスタ１４１を介して電圧
ＶＤＤが印加され、第５図に示すキースイッチ回路１０
２におけるブロック配線Ｂ２〜Ｂ３の配線容量Ｃｂを充
電する。これにより、フロックＵ４〜Ｕ，に含まれるキ
ースイッチ１０１にそれぞれ接続されたダイオード１０
７が逆にバイアスされ、これに伴なつてブロックＵ４〜
Ｕ．に含まれるキースィッチ１０１はノート配線Ｎ，〜
Ｎ，３に対して電気的に完全に遮断される。ところが、
ブロックＵ５のブロック入出力兼用端子１０６ａは、ア
ース電位に下げられるために、ブ タロック配線Ｂ，の
配線容量Ｃｂが放電され、ブロックＵ５における動作キ
ースィッチ１０１を介してこのキースィッチに穣競され
たダイオード１０７が導適する。この場合、ブロックＵ
の各キースィツチ１０１はそれぞれノートＣ，Ｂ…Ｃ＃
に対Ｚ応しており、各ノート配線Ｎ，〜Ｎ，２の配線容
量Ｃｎは前記第１ステート状態においてすでに充電され
ているために、動作キースィツチに対応する／一ト配線
（Ｎ，〜Ｎ，２）の配線容量Ｃｎがダイオード１０７→
キースイッチ１０１→ブロック入出力兼用Ｚ端子１０６
ａ→信号送出回路１２６ａのトランジスター４０を介し
て放電される。例えばブロックＵ５において、Ｂ音、Ａ
音のキースィッチが閉成されているとすると、ノートＢ
，Ａの配線Ｎ２，Ｎ４の配線容量Ｃｎが放電され、他の
配線Ｎ，，Ｎ３，２Ｎ５〜Ｎ，３の配線容量Ｃｎは充電
されたままとなる。したがって、ノート入出力兼用端子
１０８ｂ，１０８ｄから検出ノート記憶回路１１０ｂ，
１１０ｄのインバーター１３に信号“０”が入力され、
他のノート入出力兼用端子１０８ａ，１０８ｃ’１０８
ｅ〜１０８ｍからはィンバータ１１３に信号“１”が入
力される。このようにして、抽出されたブロックＵ５の
ブロック入出力兼用端子１ ０６ａから該ブロックＵ５
における動作キースィッチを介して該動作キースィッチ
に対応するノート入出力兼用端子１０８ａ〜１０８１の
いずれかが信号“０”となり、これによって動作キース
ィッチがどのノートであるかが検出される。検出ノート
記憶回路１１０ａ〜１１０ｍにおいては、ノート入出力
兼用端子１０８ａ〜１０８ｍを介して供給される信号を
ィンバータ１１３で反転した後にアンドゲート１１５に
それぞれ供給している。

また、前記アンドゲート１１５の他の入力端には、第７
図に示す状態制御回路１０５において発生する特殊な第
２ステート信号ＳＴ２′が加えられており、この第２ス
テート信号ＳＴ２′の供給時に検出されプこノート（Ｂ
，Ａ）に対応する検出ノート記憶ｔｉ亡工事；各１１０
ｂ〜１１０ｄにおいて、アントケート１１５、オアゲー
ト１１６を介して遅延フリップフロップ１１７に信号“
１”を記憶する。以上の動作を行なうことによって第２
ステートが実行される。なお、検出ノート記憶回路１１
０ａ〜１１０ｍにノート信号を記憶させるのに第２ステ
ート信号ＳＬとは別の第２ステート信号ＳＴ２′を使用
した理由は、ブロック検出回路１０４に記憶ブロックが
存在するときのみ（メモリブロック信号ＭＢが“１”の
場合）検出ノートを確実に記憶させるようにし、また後
述の第３ステートにおいて新たな記憶がなされないよう
にするためである。

以上説明した第２ステートは、１クロック（ＯＡ）で終
了し、次の時間（第９図ｔ６）になると検出ノート記憶
回路１１０ｂ〜１１０ｄの遅延フリップフロップ１１７
から“１”信号が並列に出力されてノート優先回路１１
１ｂ，１１１ｄに加えられる。

この時点りこおいて第３ステートが実行される。第３ス
テートは、記憶されたノート信号のうちから単一のノー
トを抽出するわけであるが、この抽出はノート優先ゲー
ト回路１１１ａ〜１１１ｍにおける所定の優先順位にし
たがって実行される。

第５図に示すノート優先ゲート回路１１１ａ〜１１１ｍ
は、Ｃ，Ｂ，・・・Ｃ＃，ＣＬの順に優先タ順位が設定
されている。このノート優先ゲート回路１１１ａ〜１１
１ｍは、前述したブロック優先ゲート回路１２４ａ〜１
２４ｅの場合と同様に、最上位ノートＣのノート優先ゲ
ート回路１１１ａのインバータ１２川こは常時“０”信
号が供給さｏれてその出力は常時“１”信号となってお
り、検出ノート記憶回路１１０ａのフリップフロップ１
１７から“１”信号が供給されれば直ちにアンド回路１
２１の条件が成立するようになっている。上位に位置す
るノートＣ〜Ｃ＃を坦当するノート５優先ゲート回路１
１１ａ〜１１１ １は、遅延フリツプフロツプ１ １７
の出力をオア．ゲート１ １９を介して、下位のノート
Ｂ〜ＣＬを坦当するノート優先ゲート回路１１１ｂ〜１
１１ｍのィンバータ１２０Ｌこ供給することによって下
位のァントゲ−狐ト１２１をィンヒビットするように構
成されている。また、各検出ノート記憶回路１１０ａ〜
１１０ｍの遅延フリップフロップ１ １７の出力は、回
路内のアンドゲート１１４に供給ミれ、また優先順位が
上位のノートＣ〜Ｃ＃を担当する検出ノート記憶回路１
１０ａ〜１１０１の遅延フリップフロップ１１７の出力
は、同回路内のオア回路１１９を介して下位の検出ノー
ト記憶回路１１０ｂ〜１１０ｍを構成するアンドゲート
１１４の他入力側に順次供給されている。また、最上位
の検出ノート記憶回路１１０ａのアンドゲート１１４に
は常時信号“０”が加わるようになっており、この検出
ノート記憶回路１１０ａを構成する遅延フリップフロッ
プ１１７の記憶が自己保持されないようになっている。
しかし、下位の検出ノート記憶回路１１０ｂ〜１１０ｍ
を構成する遅延フリップフロップ１１７の記憶は、それ
よりも上位の検出ノート記憶回路の遅延フリップフロッ
プ１１７から送出される“１”信号によって自己保持さ
れるようになっている。したがって、まず第９図の時間
ｔ６において、つまり第３ステート信号ＳＴ３の発生時
点において、ノートＢのノート優先ゲート回路１１１ｂ
から出力信号“１”が送出されてノートコード送出回路
１２２に供給される。

このとき、他のノート優先ゲート回路１１１ａ，１１１
ｃ〜１１１ｍの出力はすべて“０”である。次に第９図
の時間上８に達すると、検出ノート記憶回路１１０ｂの
記憶が解除され、同回路１１０ｂの遅延フリップフロッ
プ１１７の出力が“０”となり、これに伴なし、ノー２
トＡの検出ノート記憶回路１１０ｄから“１”信号がノ
ート優先で，で回路１１１ｄを介してノートコード送ン
出回路１２２に出力される。そして、次のクロックパル
スＯＡが時間ｔ，ｏにおいて発生されると、検出ノート
記憶回路１１０ｄの記憶が解３除される。このように、
すべての検出ノート信号の読み出しが完了すると、最下
位のノートを担当するノート優先ゲート回路１１１ｍの
オアゲート１１９から送出されるメモリ／−ト信号ＭＮ
が、第９図ｈ３に時間Ｌ２で示すように“０”に変化す
る。

したがって、このメモリノート信号ＭＮの“１”から“
０”の変化によって検出ノート記憶回路１１０ａ〜１１
０ｍの読み出し完了を知ることができる。
４０このように、第３ステー
トにおいては、検出ノ−ト記憶回路１１０ａ〜１１０ｍ
の記憶ノート数（この例ではＡとＢの２個）に相当する
クロツク期間（２クロツク期間）にわたって記憶ノート
Ｂ，Ａの読み出しが連続して行なわれる。ところで、信
号送出回路１０９ａ〜１０９ｍに設けられているトラン
ジスタ１１２は、第１ステート信号ＳＴ，あるいは第３
ステート信号ＳＴ３いず夕 れが加えられた場合におい
てもオンされるようになっているために、この実施例に
おいては特別な第３ステート信号ＳＴ３を作らずに、第
１、第３ステート信号ＳＴ，十ＳＴ３によってトランジ
スタ１ １２を駆動するようにしている。

ＺＯ 次に、上述の第３ステートとなり得る条件を考え
て見ると、１クロック前の状態が第２ステート状態かあ
るいは第３ステート状態であることを必要とする。第７
図に示す状態制御回路１０５において、遅延フリップフ
ロップ１４３の出力信号タＱ２をアンドゲート１ ４７
〜１ ４９に供給する。この信号Ｑ２が“１”であるこ
とは、第１表からも明らかなように今の状態が第２ステ
ートかあるいは第３ステートのいずれかであることを表
わしている。この状態において、ブロック検出回路１０
０４から記憶ブロックが存在することを示すメモリブロ
ック信号ＭＢが供給され、かつノート検出回路１０３か
ら記憶を必要とするノート信号が存在することを示すェ
ニーノート信号ＡＮが供給されると、アンドゲート１４
９の条件が成立して遅タ延フリップフロップ１４２に“
１”信号が供給される。ァンドゲート１４９の条件が成
立する場合には、アンドゲート１４８の条件も必ず成立
するために遅延フリップフロップ１４２に“１”信号が
供給される。この結果、遅延フリップフロップ１４２，
１４３の入力はもとに“１”信号となり、１クロック後
にＱ，，Ｑ２出力がともに“１”となって第１表に示す
第３ステート状態となる。したがって、Ｑ，，Ｑ２がと
もに“１”信号の場合は、第３ステートを実行（実行中
）であることを示している。また、上述した第３ステー
トに入ってもなおもェニーノート信号ＡＮが発生されて
いる場合には、アンドゲ−ト１４７の出力信号が“１”
となって遅延フリップフロップ１４２，１４３にそれぞ
れ“１”信号を供給し、その出力信号Ｑ，，Ｑ２を“１
”にして第３ステートを持続させて記億ノ−トの読み出
しを続ける。遅延フリップフロツプ１ ４２の出力Ｑ，
が“１”の場合は、第１ステートか第３ステートのどち
らかであるため、この信号Ｑ，を第１、第３ステート兼
用信号ＳＴ，十ＳＬとして第５図に示すノート検出回路
１０３のトランジスタ１１２に供給している。なお、第
７図に示す状態制御回路１０５におけるアンドゲート１
４８の条件が成立し、アンドゲート１４９の条件が成立
しない場合、つまりブロック検出回路１０４からメモリ
ブロック信号Ｍ旧が供給されている状態においてノート
検出回路１０３からのェニーノート信号ＡＮがなくなっ
た場合には、この抽出ブロックにおける記憶ノートの抽
出が完了したものとして次のブロック抽出およびこＪれ
に伴うノートの抽出に移行する。つまり、アンドゲート
１４８の“１”出力をオアゲート１５５を介して遅延フ
リップフロップ１４３に供給することにより、遅延フリ
ップフロップ１４２，１４３の出力Ｑ，，Ｑ２を“０”
“１”にして第２ステート信号ＳＬを発生して第２ステ
ートに強制的に移行させる。このような制御を行なうと
、第９図に時間ｔ６〜ちｏにおいて、第３ステートの繰
り返し処理が行なわれ、検出．ノート記憶回路１１０ａ
〜１１０ｍの記憶ノートをすべて抽出し終えると、第５
図に示すオアゲート１１８から出力されるエニーノート
信号ＡＮが“０”となる。

このことは、１つのブロックに関して第３ステート状態
を完了したことを意味する。したがって、ブロック検出
回路１０４にまだ記憶ブロックが残されている（第６図
に示すブロック検出回路１０４のオアゲート１３２から
出力されるメモリブロック信号ＭＢが“１”である）と
すれば、状態制御回路１０５は再び第２ステート状態の
制御を行なって次の記憶ブロックを抽出し、これに含ま
れる動作キースィッチに対応したノートの抽出を行なう
必要がある。したがって、第７図に示す状態制御回路１
０５のアソドゲート１４８のみが条件が成立した場合に
は、このアンドゲート１４８の出力信号“１”をオァゲ
ート１５５を介して遅延フリッブフロップ１４３に供給
することによってこの状態制御回路１０５を第２ステー
トにもどし、前述した場合と同様に第２ステート信号Ｓ
Ｌ，ＳＬ′を発生して第２ステート状態の制御を行なう
。この実施例の場合、ブロックＵ３のノートＢがまだ抽
出されずに残されているために、第９図の時間ｔ，。に
おいてｅ，ｆに示すように、第３ステート状態から第２
ステート状態にもどされている。そして、この第２ステ
ート信号ＳＬ（第９図ｅの時間Ｌｏ〜ｔ，２）によって
第９図ｋに示すように記憶ブロックＵ３が抽出される。
そして、次のクロツクサィクルにおいて、第９図ｆに時
間ｔね〜ｔ，４で示すように再び第３ステート状態に移
行して該ブロックＵ３における動作キースィッチのノー
トの抽出が行なわれて、第９図１に時間ら２〜し４で示
すノートＢを抽出する。このような動作を繰り返しなが
ら行なうことによって、ブロック検出回路１０４に記憶
されている記憶ブロックとノート検出回路１０３に記憶
されている記憶ノートのすべてが抽出されると、前述し
たェニーブロック信号ＡＢ、メモリブロック信号ＭＢお
よびヱニーノート信号ＡＮ、メモＩＪノート信号ＭＮが
すべて“０”となる。したがって、第７図に示す状態制
御回路１０５のアンドゲート１４７〜１５１Ｇますべて
条件が成立しなくなり、これに伴なつて遅延フリツプフ
ロツプ１４２，１４３に供給される信号も“０”となる
。したがって、次のクロックサィクルにおいては出力信
号Ｑ，，Ｑ２が“０”“０”となり、これによって第１
表に示される第４ステート、つよまり待期状態となり、
これに伴なつて第４ステート信号ＳＴｏによってブロッ
ク検出回路１０４のトランジスター３９がオンされてブ
ロック配線Ｂ，〜Ｂ５がアースされてキースィッチ回路
系がリセットされる。ところで、上述した動作説明にお
いて、第９図の時間し〜ｔ６で第２ステート状態に切換
わると、これに伴なつてブロック検出回路１０４のブロ
ック優先ゲート回路１２４ａから“１”信号が出力され
る。

このブロック優先ゲート回路１２４ａから出力される“
１”信号は、ブロックコード送出回路１２６に供給され
てブロックＵ５を表わすブロックコードＢＣに変換され
る。つまり、ブロック優先ゲート回路１２４ａの出力信
号がブロックコード送出回路１２６に供給されると、オ
アゲート１３８ａ〜１３８ｃから“１”“０”“１”信
号が第９図ｋに時間し〜ｔ６で示すように出力され、こ
れがブロックＵ５を表わすブロックコード８Ｃとｏなる
。この場合、実施例においては、ブロックＵ５〜Ｕ，を
担当するブロック優先ゲート回路１２４ａ〜１２４ｅが
出力を発生すると、ブロックコード送出回路１２６にお
いて、第２表に示すブロックコードが出力されるように
ハード的に組まれている。才２表 次に、上述した動作説明において、第９図ｆに示すよう
に時間ｔ６〜ｔ，ｏにおいて、ブロックＵ５に含まれる
ノートＢとノートＡが順次抽出された。

このノートＢとＡの抽出信号は、まず優先順位の高いノ
ートＢの信号が第５図に示すノートコード検出回路１０
３のノート優先ゲート回路１１１ｂから“１”信号とし
てノートコード送出回路１２２に供給される。ノートコ
ード送出回路１２２は、ノート優先ゲート回路１１１ｂ
の出力信号が供給されると、オアゲート１２３ａ〜１２
３ｄから“１”“１”“０”“１”信号が第９図１に時
間に〜ｔ８で示すように出力され、これがノートＢを表
わすノートコードＮＣとなる。また、次のクロックタィ
ミングにおいてノート優先ゲート回路１１１ｄからノー
トコ−ド送出回路１２２に出力信号が供給されると、オ
アゲート１２３ａ〜１２３ｄから“１”“０”“１”“
０”信号が第９図１に時間ら〜ｔヱ。で示すように出力
され、これがノートＡを表わすノートコードＮＣとなる
。この場合、ノート検出回路１０３も上述したブロック
検出回路１０４のブロックコード送出回路１２６の場合
と同様に、ノートＣ，Ｂ・・・Ｃ＃，ＣＬを担当するノ
ート優先ゲート回路１１１ａ〜１１１ｍが出力を発生す
ると、ノートコード送出回路１２２から第３表に示すノ
ートコードＮＣが出力されるよつうにハード的に組まれ
ている。

第３表したがって、上述したように構成されたブロック
検出回路１０４およびノート検出回路１０３からは、第
９図ｋ，１に示すように、第２ステート状態において最
も優先順位の高い記憶ブロック（この実施例においては
ブロックＵ５）がコ−ド化されて抽出され、次のクロッ
クパルス少＾で第３ステート状態に移行する。

第３ステート状態においては、先に抽出されたブロック
Ｕ５に含まれる記億ノ−ト（この実施例においてはノー
トＢ，Ａ）が順次コード化されて抽出され、記億ノ−ト
の抽出が完了すると第４ステート状態（侍期状態）に移
行または第２ステート状態にもどる。これは、記憶ブロ
ックの有無によって第４または第２ステート状態が選択
されるものであり、実施例に示すように記憶ブロックＵ
３が残されている場合には、第２ステート状態にもとさ
れて第９図ｋに示すようにブロックＵ３の抽出が行なわ
れる。フロックＵ３の抽出が完了すると、次のクロック
パルスのＡで第３ステート状態にふたたひ移行して、第
９図１に示すように記憶ノートＢの抄出を行なう。この
ような動作を記憶ブロックおよ○ご記憶ノートがすべて
抽出されるまで繰り返して行ない、すべての抽出動作が
完了したならば上述した第４ステート（待期状態）とな
る。このよつな動作（第１〜第４ステート）を順次繰り
返して実行することにより、操作キースィッチが含まれ
るブロックとノートが順次コード化して抽出される。し
かし、このブロック検出回路１０４およびノート検出回
路１０３から出力されるブロックコードＢＣおよびノー
トコードＮＣは、第９図１（，ーに示すように、その発
生時点にずれが生じているために、このままの状態で後
段の回路の供給すると不都合が生ずる。したがって、こ
のブロックコードＢＣおよびノートコードＮＣは、第８
図に示すサンプルホールド回路１０６に供給し、ここに
おし、て両信号の発生タイミングを合わせて、ブロック
コードＢＣとノートコードＮＣからなるキーコードＫＣ
とした後に後段の回路に供給している。また、このサン
プルホールド回路１０６は、ノートＣＬに対する特殊な
ブロックコードＢＣを作る働きも行なっている。以下、
第８図に示す具体回路を用いてサンプルホールド回路１
０６の動作を詳細に説明する。第９図ｋに示すように、
時間ｔ４において第６図に示すブロックコード送出回路
１２６からブロックＵ５を表わす３ビットＫＢ〜ＫＢ３
のブロックコードＢＣが出力されると、このブロックコ
ードＢＣは各ビットＫＢ，〜ＫＢ３毎にサンプルホール
ド回路１０６のブロックコード一時記憶回路１５６〜１
５８にそれぞれ供給される。

各ブロックコード一時記憶回路１ ５６〜１ ５８は、
ブロックコードＢＣの各ビット信号ＫＢ〜ＫＢ３をオア
ゲート１６０を介して遅延フリップフロップ１６１に供
給することによってクロックパルス？Ｂのタイミングで
記憶を行なう。そして、次のクロックパルスＪ＾が供給
されると、各遅延フリップフロツプ１６１の記憶内容が
読み出されて各アンドゲート１６２〜１６４に供給され
る。また、各遅延フリップフロップ１６１の出力信号は
、アンドゲート１５９とオアゲート１６０を介して遅延
フリツプフロップ１６１の入力側に供給されている。そ
して、アンドゲート１５９が開となる期間つまり第１、
第３ステート状態においては、各遅延フリップフロップ
１６１の記憶出力信号がその入力側に供給され、更にク
ロックパルス？Ｂによる読み込みおよび１クロック遅延
したクロックパルスマＡによる記憶信‐号の読み出し動
作を続けて自己保持することになり、これによってブロ
ックコードＢＣの各ビットＫＢＩ〜ＫＢ３を各ブロック
コード一時記憶回路１５６〜１５８もこ記憶する。した
がって、このブロックＵ５を表わすブロックコードＢＣ
は、第３ステート状態を続けている期間は保持し続けら
れることになる。一方、ブロックコード一時記憶回路１
５６〜１５８の出力信号は、各アンドゲート１６２〜１
６４の一方の入力信・号として供給されており、ノート
検出回路１０３から供給されるメモリノート信号ＭＮと
の一致を求めるようになっている。つまり、ノート検出
回路１０３に記憶ノートが存在することを表わすメモリ
ノート信号ＭＮが供給されると、ブロックコード出力ゲ
ートを構成するアンドゲート１６２〜１６４の各ブロッ
クコード一時記憶回路１５６〜１５８の記憶出力信号が
出力されて遅延フリップフロップ１６５〜１６７に供総
合される。したがって、ブロックコード出力ゲート回路
を構成するァンドゲート１６２〜１６４からは、ブロッ
クＵ５に含まれる記憶ノートを抽出している期間のみ、
第９図ｍに示すブロックＵ５のブロックコードＢＣを出
力し続けることになり、これによって第９図１に示すノ
ートコードＮＣの発生期間全体にわたってブロックコー
ドＢＣが得られて両者の同期が取られる。次にブロック
Ｕ５に含まれる記憶ノートＢ，Ａの抽出が完了すると、
メモリノート信号ＭＮが“０”となるために、アンドゲ
ート１６２〜１６４が閉じて、ブロックコード一時記憶
回路１５６〜１５８に記憶されているブロックＵ５を表
わすブロックコードＢＣの送出を遮断する。また、メモ
リブロック信号ＭＢが“１”の状態、つまり記憶ブロッ
クが存在する状態においてメモリノート信号Ｎ肘が“０
”になると、前述した第７図に示す状態制御回路１０５
が第２ステート状態にもとされる。この結果、各アンド
ゲート１５９が閉じてブロックコード一時記憶回路１５
６〜１５８の記憶内容がクリアされる。アンドゲート１
６２〜１６４から送出されたブロックコードＢＣは、各
遅延フリツプフロツプ１６５〜１６７にそれぞれ供給さ
れ、ここにおいてクローンクパルスめｃのタイミングで
ブロックコード出力ＢＣとして第９図ｎに示すように送
り出される。また、ノートコード送山回路１２２から出
力されたノートコードＮＣは、遅延フリップフロップ１
６８〜１７１に供給され、ここにおいてクロツクパルス
めＢのタイミングでノートコード出力ＮＣとして第９図
ｏに示すように送出される。したがって、サンプルホー
ルド回路１ ０６から出力されるブロックＵ５を表わす
ブロックコード出力ＢＣとこのブロックＵ５に含まれる
ノートＢ，Ａを表わすノートコード出力ＮＣはそれぞれ
タイミングが一致した状態で出力されることになり、こ
の３ビットのブロックコードＢＣと４ビットのノートコ
ードＮＣの両者が合わされて並列７ビット構成のキーコ
ードＫＣを構成している。よって、この各７ビットのキ
ーコードＫＣは、操作キースィッチの内の１個を表わし
ていることになり、ブロックＵ５のノートＢに対応する
鍵を操作した場合には、前述した第２、第３表から、ブ
ロックコードＢＣが“１０ｒとなり、またノートコード
ＮＣは“１１０１となり、両者を合わせて作られる７ビ
ット構成のキーコードＫＣは“１０１，１１０１”とな
る。サンプルホールド回路１０６は、このような処理を
順次行なって、第９図ｎ，ｃに示すように時庵歌７のタ
イミングでブロックＵ５のノートＢを表わすキ山コード
“１０１，１１０１”を出力し、時聞けこおいてブロッ
クＵ５のノートＡを表わすキーコード“１０１，１１０
１”を出力する。このような処理が行なわれ、前述した
メモリノート信号ＭＮが“０”となると、前述したよう
に第２ステート状態にもとされて次の言己億ブロック（
この実施例ではブロックＵ３）が抽出される。この抽出
されたブロックＵ３を表わすブロックコードＢＣは、サ
ンプルホールド回路１０６の各ブロックコード一時記憶
回路１５６〜１５８に供給され、第３ステート信号ＳＴ
３によって記憶状態が保持し続けられる。そして、この
第３ステート信号ＳＴ３が発生されると、このブロック
に含まれるノート（この実施例ではノ−トＢ）が抽出さ
れてサンプルホールド回路１０６の遅延フリップフロツ
プ１６８〜１７１に供給され、ここからクロツクパルス
ＯＢのタイミングで出力される。また、フロックコード
一時記憶回路１５６〜１５８に記憶されているブロック
コードＢＣは、メモリノート信号八州によって遅延フリ
ッブフロップ１６５〜１６７に供給され、クロックパル
スＯＢのタイミングで出力されてノートコードＮＣとの
同期が取られ、このサンプルホールド回路１０６からブ
ロックＵ３のノートＢを表わす７ビット構成のキーコー
ド“０１１，１１０１”が出力される。以上の動作を完
了することによって、操作されたすべてのキースィッチ
（この実施例においては３個のキースィッチ）が対応す
るキーコードＫＣに変換されてデジタル的に検出される
。また、このサンプルホールド回路１０６は、ブロック
コードＢＣとノートコードＮＣの送出タイミングを合わ
せて７ビット構成によるキーコードＫＣを出力する動作
の他に、ノートＣＬに対する特別なブロックコードＢＣ
を形成する働きを行なっている。これは、ノートＣＬが
本来ブロックＵ．とは別のフロツクに含まれるべきもの
であるが、キースィツチ回路１０１におけるグループ分
けの都合上からブロックＵ，に含ませたためである。

したがって、ノートＣＬのブロックコードＢＣはＵ，の
ブロックコードＢＣとは異ならせる必要がある。このた
め、この実施例においてはノートＣＬから信号が得られ
た場合には、特殊なブロックコード８Ｃを強制的に発生
させて、ノートＣＬを表わすキーコードＫＣを形成して
いる。この特殊ブロックコードＢＣの発生は次のように
して行なわれる。ノートＣＬ‘こ対応するキースィツチ
１０１ｎが操作されると、このキースイツチ１０１ｎは
ブロックＵ，に含まれるために、フロツクコード送出回
路１２６からブロックＵ，を表わすブロックコード“０
０１’’が出力されて、サンプルホールド回路１０６の
ブロックコード一時記憶回路１５６〜１５８に記載され
る。一方、ノート検出回路１０３は、第３ステート状態
においてノート優先ゲート回路１１１ｍのアンドゲート
１２１から出力信号が発生され、この出力信号がノート
コード送出回路１２２においてノートＣＬを表わすノー
トコード“１１１びに変換されて出力される。この場合
、ノート優先ゲート回路１１１ｍのアンドゲート１２１
から出力される信号ＣＬは、サンプルホールド回路１０
６のインバーター７３に供給され、その反転出力信号で
アントゲート１６２をィンヒビットする。この結果、前
述したブロックＵ，を表わすブロックコード“００１”
は、その“１”信号がアンドゲート１６２においてイン
ヒビツトミれるために“００びとなる。この場合、ブロ
ックＵ．〜Ｕ５には“００び なるコートが割当てられ
ていないために、この“０００１１なるコードは第６番
目のブロックコードＢＣとなる。このブロックコートＢ
ＣはノートＣＬに対応するキースィッチ１０１ｎが操作
された状態においてのみ送出されるために、このブロツ
クコ−ドＢＱこよってブロックＵ，において重複して割
当てられているノ−トＣとノートＣＬを表わすノートコ
ードとの判別が行なえる。なお、サンプルホールド回路
１０６に設けられている遅延フリップフロップ１７２は
、状態制御回路１０５において発生される信号ＳＴ。を
クロックパルス？Ｂのタイミングで出力することによっ
て１クロック時間遅延されたスタート信号×とし、後述
するキーオン・オフ検出回路２０２に供給しているもの
である。以上の説明が操作されたキースィッチを検出し
て対応するキーコードＫＣを発生するキーコーダ１００
の詳細動作説明である。

チャンネルプロセッサー２００ タ次に
、チャンネルプロセッサ２００の構成およびその動作を
詳細に説明する。

第１０図〜第１３図はチャンネルプロセッサ２００を構
成するキーコードメモリ２０１、キーオン・オフ検出回
路２０２、トランケート回路２０３および押鍵状態〆
Ｚモリ２０４の具体的な実施例を示す回路図である。第
１０図に示す第１の記憶手段を構成するキーコードメモ
リ２０１は、キーコードＫＣの各ビットＫＮ，〜Ｋ＆毎
にシフトレジスタ２０５ａ〜２０５ｇを有しており、こ
のシフトレジスタ２０５Ｚａ〜２０５ｇのステージ数（
記憶位置の数）は、同時に発音できる楽音数、つまりチ
ャンネル数（この実施例では前述したよつうに８チャン
ネル）に一致している。そして、このシフトレジスタ２
０５ａ〜２０５ｇは、第４図ａに示すクロツ２クパルス
で，と、このクロックパルス○，に対して逆位相のクロ
ツクパルスぐ２とからなる２相のクロックパルスによっ
て駆動され順次シフトし、最終段から出力される出力信
号は各アンドゲート２０６ａ〜２０６ｇおよび各オァゲ
ート２０７ａ２〜２０７ｇを介して各シフトレジス夕２
０５ａ〜２０５ｇの各入力側に帰環されるようになって
いる。したがって、シフトレジス夕２０５ａ〜２０５ｇ
は全体として並列のビット構成によるキーコードＫＣを
チャンネル数だけ記憶することができるステージ数を有
する８ステージ７ビットの循環シフトレジスタを構成し
ていることになる。また、この各シフトレジスタ２０５
ａ〜２０５ｇの入力側には、ビットＫＮ，〜Ｋ＆によっ
て構成されるキーコードＫＣが各アンドゲート２０８ａ
〜２０８ｇおよび各オアゲート２０７ａ〜２０７ｇを介
して供給されている。したがって、ライン２０９に後述
するキーオン・オフ検出回路２０２からセット信号が供
給されると、各アンドゲート２０８ａ〜２０８ｇが開い
て、キーコードＫＣの各ビット信号ＫＮ．〜ＫＮ３が取
り込まれ、各シフトレジスタ２０５ａ〜２０５ｇのまだ
キーコードＫＣが割当てられていないチャンネルに対応
するステージ部分にすべて書き込まれて記憶保持される
。記臆されてキーコードＫＣ（ＫＮ，〜ＫＢ３）がどの
チャンネルに割当てられているかは、クロツクパルスＪ
，，◇２で駆動されている各シフトレジスタ２０５ａ〜
２０５ｇの出力タイミングによって判別することができ
る。これは、クロツクパルスマ，，ぐ２との時分割的に
割当て処理が行なわれるチャンネルとが同期しかつ対応
しているためである。したがって、各チャンネルに割当
てられた記憶キーコードＫＣは、第４図ｂに示すチャン
ネル時間毎に順次時分割的に出力端子２１０ａ〜２１０
ｇに出力されるとともに、各シフトレジスタ２０５ａ〜
２０５ｇの入力側にも帰環されて記憶が保持し続けられ
る。なお、オアゲート２０７ｇにはイニシアルクリア信
号ＩＣが供給されてそのタイミングで強制的に“１”信
号を書き込むようになっている。次に、第１１図に示す
キーオン・オフ検出回路２０２は、キーコード比較回路
２１１を有しており、上記キーコードメモリリ２０１の
各シフトレジスタ２０５ａ〜２０５ｇから出力される記
憶キーコードＫＣとキーコーダ１００から現在供給され
ているキーコードＫＣとを比較している。

この場合、キーコード比較回路２１１に供給される各チ
ャンネルに対応した記憶キーコートＫＣは、第４図ｂに
示す１割当て時間ＴＰの間に２回循環して供給されるよ
うになっている。つまり、前半制当て期間ＴＰ，（第４
図）で第１〜第８までの各チャンネル時間が１循環し、
後半割当て時間ＴＰ２（第４図）においてもう１循環す
るためである。これに対し、キーコーダ１００のサンプ
ルホールド回路１０６から出力されるキーコードＫＣは
、第４図ｉに示すクロックパルスマｏにによって読み出
されているために、このキーコードＫＣの内容は１割当
て期庵町Ｐの間は変化しない。したが夕って、このよう
に構成された回路においては、１割当て期間ＴＰ内にお
いて各シフトレジスタ２０５ａ〜２０５ｇの内容を２回
循環させて出力させることにより、前半割当て期間ＴＰ
，において現在キーコーダ１００から出力されているキ
ーコードＯＫＣがすでに記憶されているか杏か（すでに
あるチャンネルに割当てられているかどうか）の比較動
作を行ない、後半割当て期間ＴＰ２においては前半の比
較結果に基ずく割当て動作を行なう。また、上言己キ、
−コード比較回路２１ １から出力される一致検出信号
ＥＱは、上記比較の結果一致が得られた場合が“１”で
不一致の場合は“０”である。検出したキーコードＫＣ
がどのチャンネルに割当てられているキーコードＫＣと
一致したのかは、一致検出信号ＥＱが“１”となったチ
ャンネル時間によって判定される。そして、例えば前半
割当て期間ＴＰ，の終了時において、キーコード比較回
路２１１から一致検出信号ＥＱとして“０”信号（入力
キーコードＫＣがまだどのチャンネルにも割当てられて
いないこと、すなわち新たに鍵が押圧されたことを示す
）が出力されると、アンドゲート２１２の出力もこれに
伴なつて“０”となる。この結果、アンドゲート２１２
の“０”出力信号はオアゲート２１３およびアンドゲー
ト２１４を介して遅延フリップフロップ２１５に記憶さ
れる。この場合、アンドゲート２１４の一方の入力端に
は、第４図ｆに示すパルス信号Ｓ，６が供給されている
ために、遅延フリツブフロップ２１５の記憶内容は、１
割当て期間ＴＰの終了時まで保持される。そして、この
遅延フリツプフロップ２１５の出力信号“０”は、ィン
バータ２１６において反転した後に、アンドゲート２１
７に供給される。この場合、チャンネル数に対応した記
憶ステージ数（この実施例では８ステ−ジ）を有し、ク
ロックパルスＪ，，で２によって各チャンネル時間に同
期して駆動されるシフトレジスタ２１８が設けられてお
り、このシフトレジスタ２１８には各チャンネルの割当
て状態が空白チャンネル“０”、割当てチャンネル“１
”として書き込まれて順次シフトしている。したがって
、このシフトレジスタ２１８の出力を判別しかつその“
０”出力の発生チャンネル時間によって空白チャンネル
が指定される。後半割当て期間ＴＰ２において、シフト
レジスタ２１８から空白チャンネルを示す“０”出力が
発生されると、“０”信号はィンバータ２１９を介して
アンドゲート２１７に供給される。この場合、アンドゲ
ート２１７の他の３つの入力端にはィンバータ２１６を
介して供給された“１”信号、第４図ｄに示すパルスＳ
９〜Ｓ，６およびキーコードＫＣが供給されていること
を検出するオアゲート２２０からの“１”信号がそれぞ
れ供給されているために、．シフトレジスタ２１８から
空白チャンネルに対応したチャンネル時間に“０”信号
が出力される毎にアンドゲート２１７の出力も“１”と
なり、この“１”信号がキーコードメモリ２０１のライ
ン２０９にセット信号として供給される。このセット信
号が供給されると、キーコードメモリ２０１は前述した
ように入力キーコードＫＣを空白チャンネルに対応した
ステージに記憶する。この場合、シフトレジスタ２１８
はすべての空白チャンネルに対してその対応するチャン
ネル時間に“０”信号を出力するために、第１キーコー
ドメモリの空白チャンネルに対応するステージにそれぞ
れ同一の入力キーコードＫＣが書き込まれることになる
。アンドゲ−ト２２１（第１１図）は、アンドゲート２
１７のゲート入力とトランケート信号とをゲート入力と
している。このトランケート信号については後述するよ
う最も古〈離鍵されたチャンネルを判別して対応チャン
ネル時間に発生されるものであり、特に後半割当て時間
の該当するチャンネル時間に１個のみ発生するようにな
っている。したがって、アンドゲート２２１からは、ア
ンドゲート２１７から送出されたセット信号によって入
力キーコードＫＣが書き込まれた各ステージに対応する
チャンネルのうち、最も古〈離鍵されたチャンネルに対
応するチャンネル時間に“１”信号が出力される。この
アンドゲート２２１の“１”出力信号は、オアゲート２
２２を介してシフトレジスタ２１８の対応するステージ
、つまりァンドゲート２１７から出力されたセット信号
で入力キーコードＫＣが書き込まれたステージに対応す
るチャンネルでかつトランケート信号で指定された最も
古く離鍵されたチャンネルに対応するシフトレジスタ２
１８の記憶ステージにすでに割当てが完了していること
を表わす“１”信号が書き込まれる。以上の動作を行な
うアンドゲート２１７，２２１およびトランケート回路
２０３等により第１の制御手段が構成される。次に、入
力キーコードＫＣがすでにキーコードメモリ２０１に記
憶されていてあるチャンネルへの割当てが完了している
場合について説明する。入力キーコードＫＣがすでにあ
るチャンネルに割当てられている場合には、キーコード
比較回路２１ １の一致検出信号ＥＱは“１”となる。
この−致検出信号ＥＱ＝“１”は、ァンドゲート２１２
に供給される。このアンドゲート２１２の入力はシフト
レジスタ２１８の出力を除いてすべて“１”である。し
たがって、一致検出信号ＥＱが“１”でかつシフトレジ
スタ２１８の出力信号が“１”であるタイミングにおい
てアンドゲート２１２は条件からこ；立して“１”信号
が出力される。この“１”信りはオアゲート２１３およ
びアンドゲート２１４を介して遅延フリップフロップ２
１５に供給され、前述した場合と同様に１割当て期間Ｔ
Ｐ（第４図）の終了時まで保持される。しかし、この遅
延フリップフロツプ２１５の出力側にはインバータ２１
６が設けられており、キーコード比較回路２１１から一
致検出信号ＥＱ＝“１”が出力された伏態においてはア
ンドゲート２１７およびアンドゲート２２１から“１”
信号を得ることができず、割当て動作は実行されない。
以上の動作はキーオン・オフ検出回路２０２における入
力キーコードのチャンネル割当て動作である。次に、キ
ーオン・オフ検出回路２０２の機鍵検出動作について説
明する。上述したチャンネル割当て動作において、アン
ドゲート２２１からは割当てが実行されたチャンネルに
対応するチャンネル時間に“１”信号が出力されてシフ
トレジス夕２１８のそのチャンネルに対応するステージ
にこのチャンネルの割当てが完了していることを表わす
す“１”信号が書き込まれた。したがって、このシフト
レジスタ２１８は、各チャンネルの割当状態を記憶して
いることになり、このシフトレジスタ２１８の記憶情報
は、チャンネル時間に対応したクロックパルスぐ，，で
２で順次シフトされ、最終段から順次出力されて次に説
明する押鍵状態メモリ２０４に供給されるとともに「ア
ンドゲート２２３およびオアゲート２２２を介して入力
側に加えられることにより順次循環して記憶が保持され
ている。一方、アンドゲート２２１から出力される割当
てチャンネルを示す信号は、オアゲート２２４を介して
、シフトレジスタ２１８と同一構成による８ステージシ
フトレジスタ２２５に順次書き込まれて記憶される。

したがって、この時点においてはシフトレジスタ２２５
の内容はシフトレジスタ２１８の内容と同一となり、ま
た同一のクロツクパルス◇１，Ｊ２によって順次シフト
されている。したがって、この最終段から出力された信
号は、アソドゲート２２６を介して入力側にもどされて
保持状態を続けている。次に、前述した第８図のサンプ
ルホールド回路１０６の遅延フリツプフロップ１７２か
らクロックパルスマＢによってスタート信号Ｘ、つまり
、操作キースィッチのすべてを対応するキーコードＫＣ
に変換して送り出しを完了する毎に設定される第４ステ
ート状態（侍期状態）が作られる毎にクロツクパルス◇
ｏのタイミングで送り出される信号Ｘが供給されると、
この信号Ｘはィンバー夕２２７を介してアンドゲート２
２６に供給され、アンドゲート２２６がインヒビツトさ
れて、これによりシフトレジスタ２２５の記憶内容がす
べてリセットされる。

このリセット動作が完了した後、シフトレジスタ２２５
はアソドゲート２２１の出力信号およびアンドゲート２
２８を介してアンドゲート２１２の出力信号を書き込む
。このような動作を行なわせることによって、シフトレ
ジスタ２２５には、第４ステート（待期状態）後におい
て操作されているキースイツチが割当てられたチャンネ
ルに対応するステージに“１”信号が書き込まれ、次の
スタート信号×が発生するまで自己保持する。これに対
し、シフトレジスタ２１８はリセット動作を何ら行なっ
ていないために、その後に雛鍵されたチャンネルに対し
てもその対応するステージに“１”信号を記憶し続けて
いる。

この場合、次に再び第４ステート状態となってスタート
信号Ｘが供給されると、シフトレジスタ２２５の出力信
号が入力側に帰還されなくなるがィンバー夕２２９を介
してナンドゲート２３川こ供給される。このナンドゲー
ト２３川こは、第４図ｃに示すパルス信号Ｓ，〜Ｓ８、
スタート信号Ｘ、シフトレジスタ２２５の反転出力信号
およびシフトレジスタ２１８の出力信号が供給されてい
る。したがって、第４ステート状態でかつパルス信号Ｓ
，〜Ｓ８の期間（前半割当て期間ＴＰ，）においてのみ
シフトレジスタ２１８とシフトレジスタ２２５の出力が
比較されることになる。そして、シフトレジスタ２１８
の出力が“１”でシフトレジスタ２２５の出力が“０”
となっている場合、つまり最も新しい第４ステート状態
後において、そのチャンネルにキーコードＫＣが供給さ
れ続けていない場合（すなわち雛鍵されている）には、
ィンバー夕２２９の出力が“１”となるために、ナンド
ゲート２３０の出力が“０”となって雛鍵状態にあるチ
ャンネルを検出する。したがって、このナンドゲート２
３０から出力される“０”信号のチャンネル時間を判別
することによってどのチャンネルで鱗鍵されたのかがわ
かる。このナンドゲート２３０の“０”出力信号は、ア
ンドゲート２２３をインヒビツトするために、シフトレ
ジスタ２１８の“１”出力信号が入力側にもどされなく
なり、これによってすでに離鍵されているチャンネルに
対応したステージの“１”信号が強制的に“０”信号に
書き変えられる。以上の動作を行なうナンドゲート２３
０、シフトレジス夕２２５等により第２の制御手段が構
成される。なお、２３１はナンドゲート２３０から出力
される雛鍵チャンネルを検出したことを表わす“０”信
号を反転した“１”信号を次に説明するトランケート回
路２０３に供給するィンバー夕であり、２３２，２３３
は後述するィネーブル信号ＩＮＢによつてシフトレジス
タ２ １ ８，２ ２６に“１”信号を強制的に書き込
ませるためのィンバータである。

次にトランケート回路２０３について説明する。

第１２図はトランケート回路２０３の具体的な実施例を
示すものであって、上述したキーオン・オフ検出回路２
０２のナンドゲート２３０から雛鍵されたチャンネルが
検出されると、この離鍵チャンネル検出信号はィンバー
夕２３１において“１”信号に反転されてオアゲート２
３４を介して遅延フリップフロップ２３５に記憶される
。この遅延フリップフロツプ２３５の出力信号はアンド
ゲート２３６およびオアゲート２３４を介して入力側に
もどされて保持される。したがって、この遅延フリップ
フロッブ２３５の帰還路に設けられているアンドゲート
２３６の他の入力には、第４図ｆに示すパルス信号Ｓ，
６が供給されているために、割当て期間ＴＰの終了時ま
で保持された後にリセットされる。この状態において、
キーオン・オフ検出回路２０２のシフトレジスタ２１８
から出力が送出されると、後半割当て期間（パルスＳ９
〜Ｓ，６において割当てが行なわれていないチャンネル
に対応したチャンネル時間に、ィンバータ２３７から“
１”信号が供聯合されるため、アンドゲート２３８から
シフトレジスタ２１８の“０”出力に対応してパルス信
号が送り出される。なお、後述説明するがナンドゲート
２３９の出力およびィネーブル信号ＩＮＢはこの場合“
１”である。このアンドゲート２３８の出力信号は、加
算器２４０の入力端子ＣＩに供給され、これによって入
力端子Ａ，〜Ａ３に供給される３ビットの被加算信号に
「１」が加算され、この加算結果が３ビットの信号とし
て出力端子Ｓ，〜Ｓ３から出力される。この場合、加算
器２４０の出力端子Ｓ，〜Ｓ３には、ィンバー夕２３７
の出力を一方の入力信号とするアンドゲート２４１ａ〜
２４１ｃがそれぞれ接続されており、ィンバータ２３７
から“１”信号が出力された場合のみ、つまり割当てが
行なわれていないチャンネルに対応したチャンネル時間
の時のみアンドゲート２４１ａ〜２４１ｃが開かれてオ
アゲート２４２およびアンドケート２４３，２４４を介
してシフトレジスタ２４５ａ〜２４５ｃの入力端にそれ
ぞれ供給されるようになっている。なお、アンドゲート
２４３，２４４は、ィンバー夕２４６を介して供給され
る“１”信号（この場合にはイニシアルクリア信号ＩＣ
が発生されていない）によって開かれている。シフトレ
ジスタ２４５ａ〜２４５ｃはチャンネル数と一致する記
憶ステージ（この実施例では８ステージ）を有するシフ
トレジスクによって構成されており、チャンネル時間に
同期したクロツクバルスＣＩ，め２によって順次シフト
されて最終段から出力信号が送出されている。このシフ
トレジスタ２４５ａ〜２４５ｃの各出力信号は、前述し
た加算器２４０の被加算信号用の各入力端子Ａ，〜Ａ３
にそれぞれ供給されている。したがってｔ これらの部
分はキーオン・オフ検出回路２０２が前述した雛鍵を検
出する毎に各シフトレジスタ２４５ａ〜２４５ｃの各ス
テージのうち、シフトレジスタ２１８の空白チャンネル
に対応したステージにおいて、現在のカウント値に順次
１加算するような雛鍵チャンネル経過記憶回路２４７を
構成していることになる。この離鍵チャンネル経過記憶
回路２４７は、８ステージ構成によるシフトレジスタ２
４５ａ〜２４５ｃを３段並列構成として使用しているた
めに、各チャンネル毎に与えられた並列３ビットの雛鍵
経過信号がチャンネル時間に対応して順次シフトしてい
ることになり、最も古〈離鍵されたチャンネルに対応す
るチャンネル時間に最も大きな値の雛鍵経過信号が３ビ
ット信号（バイナリ−コード）として出力される。この
場合、離鍵チャンネル経過記憶回路２４７は、前述した
ように３ビット構成となっているために、その出力値の
最大は７ぐ１１１”）となり、これに１加算を行なうと
０ ぐ０００’’）となって最古の雛鍵チャンネルが最
も新しく雛鍵されたものとなってしまう不都合がある。
このために、各シフトレジスタ２４５ａ〜２４５ｃの出
力側には、３ビット信号の一致を求めるナンドゲート２
３９が設けられており、このナンドゲート２３９の出力
信号によってアンドゲート２３８をインヒビツトするこ
とによりそのチャンネルにおいては以後の加算を停止し
て上述した不都合を除去している。以上のような動作を
行なわせることによって、以後に説明する回路によって
総会津の最も古いチャンネルから順次割当て動作を行な
うことができる。これは、離鍵後においてサステイソが
加わっているために、操作された鍵が多い場合には、最
も古い離鍵チャンネルを判別して新たなキーコードを割
当てる必要があるためである。離鍵チャンネル経過記憶
回路２４７から各チャンネル時間に対応して出力される
３ビットの轍鍵経過信号は、各ビット毎にアンドゲート
２４８ａ〜２４８ｃおよびオアゲート２４９ａ〜２４９
ｃを介して遅延フリップフロップ２５０ａ〜２５０ｃに
供給されて記憶されるようになっている。この場合、各
遅延フリツプフロップ２５０ａ〜２５０ｃに記憶された
３ビットの信号は、クロックパルス少，で読み込まれて
クロックパルス中２で読み出されているために、１クロ
ックパルス分だけ遅延されて出力されることになり、こ
の各出力信号は各アンドゲート２５１ａ〜２５１ｃおよ
び各オアゲート２４９ａ〜２４９ｃを介して入力側にも
どされて記憶が保持されるようになっている。したがっ
て、遅延フリツプフロップ２５０ａ〜２５０ｃは、３ビ
ット信号を記憶する記憶回路を構成していることになる
。遅延フリツプフロツプ２５０ａ〜２５０ｃの出力信号
は、３ビットの雛鍵経過信号として比較器２５２に供給
される。比較器２５２は、遅延フリップフロツプ２５０
ａ〜２５０ｃから供給される１クロック時間遅延された
離鍵経過信号Ｂと離鍵チャンネル経過記憶回路２４７か
ら供給される新たな離鍵経過信号Ａとを比較し、Ａ＞Ｂ
の場合のみ“１”出力を発生するように構成されている
。この比較器２５２から出力された“１”信号は、ノア
ゲート２５３を介して各アンドゲート２４１ａ〜２４１
ｃに“０”信号として供給されるために、各遅延フリッ
プフロップ２５０ａ〜２５０ｃの出力が入力側にもどる
のを阻止する。また、この比較器２５２から出力された
“１”信号は、アンドゲート２５４に供給されるために
、このアンドゲート２５４が前半割当て期間ＴＰ，にお
ける比較器２５２の出力送出タイミングにおいてァンド
条件が成立し、その出力によって記憶回路２４７からの
新たな離鍵経過信号Ａの各ビット信号がァンドゲート２
４８ａ〜２４８ｃを介して遅延フリップフロップ２５０
ａ〜２５０ｃに記憶される。したがって、これらは各チ
ャンネルの離鍵経過信号のうち最大のものを抽出する最
大雛会津経過信号抽出回路２５５を構成していることに
なり、前半割当て期間ＴＰ，の終了時には最大離鍵経過
信号のみが遅延フリップフロップ２５０ａ〜２５０ｃに
記憶され、パルス信号Ｓ，６（第４図ｅ）によって１割
当て期間ＴＰの終了とともにリセットされる。また、前
半割当て期間ＴＰ，において発生されるアンドゲート２
５４の出力信号は、各アンドゲート２５６ａ〜２５６ｃ
に供給され、このタイミングにおいて、第３図に示すタ
イミング信号発生部７００から出力される３ビットの各
チャンネルをコード化した信号、すなわちチャンネルコ
ード信号ＨＣ，〜ＨＣ３（チャンネル時間をバィナリー
コードもこしたもの）を各オアゲート２５７ａ〜２５７
ｃを介して、各遅延フリップフロップ２５８ａ〜２５８
ｃにそれぞれ記憶する。そして、この遅延フリップフロ
ップ２５８ａ〜２５８ｃの内容は、前記最大雛鍵経過信
号抽出回路２５５の場合と同様に、ノアゲート２５３の
出力信号をアンドゲート２５９ａ〜２５９ｃに供給して
いるために、前半割当て期間ＴＰ．内における最大雛鍵
経過信号が生ずるチャンネルを表わすチャンネルコード
信号ＨＣ，〜ＨＣ３が記憶されることになる。この各遅
延フリップフロップ２５８ａ〜２５８ｃに記憶された最
大雛鍵経過信号の生じたチャンネルを表わすチャンネル
コード信号ＨＣ，〜ＨＣ３は、１割Ｏ当て期間ＴＰ（第
４図）の終了時まで保持される。ノアゲート２５３を介
して供給されるパルス信号Ｓ，６（第４図ｅ）によりリ
セットされる。また、この遅延フリップフロップ２５８
ａ〜２５８ｃに記憶されているチャンネルコード信号Ｈ
Ｃ，〜ＨＣ３は、比較器２６川こ供給されて入力チャン
ネルコード信号ＨＣ，〜ＨＣ３との一致が求められる。
両信号が一致すると、そのタイミングにおいて一致信号
“１”を出力してキーオン・オフ検出回路２０２にトラ
ンケート信号として供給する。この場合、チャンネルコ
ード信号ＨＣ，〜ＨＣ３は１割当て期間ＴＰ（第４図）
の期間に２回循環するために、第１回目の１循環期間（
前半割当て期間ＴＰ，）において各遅延フリップフロッ
プ２５８ａ〜２５８ｃへの書き込みが行なわれるために
、比較器２６川こおける一致出力信号は、後半割当て期
間ＴＰ２においてあるチャンネル時間に１回のみ出力さ
れることになる。したがって、これらの回路は雛鍵最古
チャンネル抽出回路２６１を構成していることになり、
各割当て期間の後半割当て期間ＴＰ２において、最も古
い雛鍵チャンネル（トランケートが最も進行しているチ
ャンネル）に対応したチャンネル時間にトランケート信
号としてのパルス信号が出力され、キーオン・オフ検出
回路２０２に対して新たなキーコードＫＣを割当てるべ
きチャンネルが１回だけ確実に指定される。なお、雛鍵
チャンネル経過記憶回路２４７において、イニシャルク
リアＩＣ信号をオアゲート２４２を介してシフトレジス
タ２４５ａのみに書き込むのは、最初にシフトレジスタ
２４５ａの全ステージに“１”信号を書き込んで最初の
状態におけるトランケート動作を確実にするためのもの
である。つまり、シフトレジスタ２４５ａ〜２４５ｃの
内容がすべてリセットされた状態になると、最大雛鍵経
過信号抽出回路２５５における比較器２５２からＡ＞Ｂ
なる場合に出力される“１”信号が得られなくなってし
まう。この結果、雛鍵最古チャンネル抽出回路２６１の
各遅延フリップフロップ２５８ａ〜２５８ｃにチャンネ
ルコード信号ＨＣ，〜ＨＣ３が記憶されなくなり、各遅
延フリップフロツプ２５８ａ〜２５８ｃはノアゲート２
５３を介して供給されるパルス信号（第４図ｅ）でリセ
ットされた状態を続ける。その結果比較器２６川こおい
てＡ＝Ｂなる条件が得られず、トランケート信号の発生
がなされなくなり、最初に発生されるキーコードＫＣが
割当てられなくなってしまう不都合が生ずる。このよう
な問題を解決するために、イニシャルクリア信号ＩＣを
用いてシフトレジスタ２４５ａの全ステージに“１”信
号を強制的に書き込んでいるものである。したがって、
このイニシャルクリア信号ＩＣによる“１”信号の書き
込みは、必ずしもシフトレジスタ２４５ａに限るもので
はなく、３段構成によるシフトレジスタ２４５ａ〜２４
５ｃの少なくとも１つに“１”信号を強制的に書き込む
ように構成されているものであれば十分である。

以上の説明が最もトランケートの進んでいるチャンネル
を１個のみ指定するトランケート回路２０３の動作であ
る。次に押鍵状態メモリ２０４について詳細に説明する
。

第１３図は押鍵状態メモリ２０４の具体的な実施例を示
すものであって、各アンドゲート２６２ａ〜２６２ｈに
は前述したキ−オン・オフ検出回路２０２のシフトレジ
スタ２１８からその出力信号が順次供給されている。

このシフトレジスタ２１８は、前述したようにキーコー
ドＫＣの割当てが行なわれているチャンネルに対応した
ステ−ジにのみ“１”信号が書き込まれており、また雛
鍵されたチャンネルに対応するステージは“０”に書き
変えられている。したがって、このシフトレジスタ２１
８から各チャンネル時間に対応して時分割的に送り出さ
れる信号は、現時′点‘こおける各チャンネルに割当て
られた鍵の押鰹状態を表わしているものである。このよ
うな状態が記憶されてクロツクパルス少，，で２で順次
シフトされながら送り出されたシフトレジスタ２１８の
出力信号が押鍵状態メモリ２０４に供給されると、その
出力信号の“１”状態、つまり割当てられたキーコード
ＫＣに対応する鍵が孝甲鍵されているチャンネル時間に
おいて、第３図に示すタイミング信号発生部７００から
各チャンネルに対応して（チャンネル時間に対応して）
第４図ｊ〜Ｑに示すように順次時分割的に出力されるチ
ャンネル信号ＢＴ，〜ＢＴ８のタイミングが一致した部
分のアンドゲート２６２ａ〜２６２ｈの条件が成立し、
その“１”出力がオアゲート２６３ａ〜２６３ｈを介し
て遅延フリツプフロツプ２６４ａ〜２６４ｈに記憶され
、その出力がアンドゲート２６５ａ〜２６５ｈおよびオ
アゲート２６３ａ〜２６３ｈを介して入力側にもどされ
ることによって保持される。したがって、シフトレジス
タ２１８（第１１図）から供給される押鍵チャンネルを
示す“１”信号によつて、第１〜第８チャンネルを担当
する遅延フリップフロップ２６４ａ〜２６４ｈの対応す
るチャンネル担当部分にのみ“１”信号が記憶され、時
分割的に発生される次の対応するチャンネル信号ＢＴ，
〜ＢＴ８がィンバータ２６６ａ〜２６６ｈを介 夕して
アンドゲート２６５ａ〜２６５ｈをインヒビットするま
で保持し続けられることになる。例えば第４図に示す第
３チャンネル時間においてシフトレジスタ２１８（第１
１図）から“１”信号が出力されると、この第３チャン
ネル時間に発生さＺＯれるチャンネル信号は第４図１に
示すようにチャンネル信号ＢＴ３のみである。この結果
、アンドゲート２６２ｃにおいてのみ条件が成立し、そ
の出力信号がオアゲート２６３ｃを介して遅延フリップ
フロツプ２６４ｃに書き込まれる。これらの回Ｚ路部分
は、チャンネル時間に対応して時分割的にシリァルに出
力されるシフトレジスタ２１８の押鍵チャンネルを表わ
す信号を８チャンネルのパラレル信号に変換するシリア
ル・パラレル変換回路２６７（第２の記憶手段）を構成
していることに２なる。したがって、このシリァル・パ
ラレル変換回路２６７の各遅延フリップフロップ２６４
ａ〜２６４ｈは、チャンネル信号ＢＴ，〜ＢＴ８によっ
てチャンネルの押鍵状態を示すシフトレジスタ２１８（
第１１図）の出力信号を順次書き込まれるこ２とになる
。そして、このシリアル・パラレル変換回路２６７から
は、各チャンネルに対応する出力ライン２６８ａ〜２６
８ｈのうち、キーコードＫＣが割当てられており、かつ
そのキーコードＫＣに対応する鍵が押鍵されているチャ
ンネルのみに“１”信号が出力される。例えば上述した
ように第３チャンネルにおいて、押鍵されている場合に
はライン２６８ｃに“１”信号が出力される。このよう
に、押鍵チャンネルに対応して出力された“１”信号は
、各ノアゲート２６９ａ〜２６９ｈを介して電界効果型
トランジスタ２７０ａ〜２７０ｈのゲート電極に供給さ
れ、この電界効果型トランジスタをオフさせて第１〜第
８チャンネルに対応して設けられた入出力兼用端子２７
１ａ〜２７１Ｍこ“１”信号を送出する。例えば前述し
たように、第３チャンネルが指定された場合には、遅延
フリッブフロツプ２６４ｃからライン２６８ｃを介して
ノァゲート２６９ｃに“１”信号が供給され、このノア
ゲート２６９ｃの“０”出力信号によってトランジスタ
２７０ｃのみがオフとなる。この結果、入出力兼用端子
２７１ｃのみが“１”となり、他の入出力兼用端子２７
１ａ，２７１ｂ，２７１ｄ〜２７１ｈは‘１０”となる
。したがって、この入出力兼用端子２７１ａ〜２７１ｈ
のうちで、“１”信号が送出された部分が対応するチャ
ンネルにおいて、鍵が押されていることを示す。そして
、この“１”信号、すなわちキーオン信号ＫＯはチャン
ネル別音高電圧制御部５００の対応する音高電圧制御回
路５０１ａ〜５０１ｈを制御する。また、この押鍵状態
メモリ２０４には、発音チャンネル数を切換えるための
第１の端子としてのモード端子２７２が設けられている
。

この発音チャンネル数の切換は次のような場合に必要と
なる。これは、例えばピアノとパイプオルガンの合奏を
行なった場合のような発音効果を得たい場合がある。こ
れを行なうには、あるチャンネルの楽音形成回路に対し
て並列に他の音色の楽音を形成する楽音形成回路を後続
することによって目的が達成される。この場合、全チャ
ンネルに楽音形成回路を並設しておけば良いのであるが
、このような回路を複数個並設して設けることは価格が
大幅に上昇してしまう。このために、使用チャンネル数
を減少させて、その減少させたチャンネルの楽音形成回
路に他のチャンネルの音高電圧ＫＶを供給して同一の音
高電圧ＫＶを基に異種の音色が得られるようにすること
が考えられる。また、チャンネル数を期定化したチャン
ネルプロセッサ２０００を楽音形成チャンネル数の少な
い機種に適用する場合には、このチャンネルプロセッサ
２００内の制御チャンネル数を減少させて使用すること
により共用することができる。この場合、チャンネルプ
ロセッサ２０川ま集積化されているために端夕子数に制
限を受けてしまい、チャンネル数切替のためのみに用い
る端子を複数個設けることは他の機能を付加する上でも
不利である。したがって、少なくとも１個のチャンネル
数切替用のモード端子を用いて上述した処理を行なう必
要がある。第ｏ １３図に示す押鍵状態メモリ２０４に
はこのような機能が付加されている。つまり、第２の端
子としての各入出力兼用端子２７１ｂ〜２７１ｈにはそ
れぞれオアゲート２７３ｂ〜２７３ｈの片側入力端が接
続されている。そして、このオアゲート２７３ｂ〜２７
３ｈの他方の入力端には、隣接する下位（この場合には
チャンネル番号の多いもの）のオァゲート２７３ｂ〜２
７３ｈの出力信号が供給されるように接続されている。
また、各オアゲート２７３ｂ〜２７３ｈの出力は、イン
バータ２７４ｂ〜２７４ｈを介してノアゲート２６９ａ
〜２６９ｈの入力側に供給されている。また、制御チャ
ンネル数を切替えるための制御を行なうモ−ド端子２７
２は最下位のオアゲート２７３ｈの一方の入力端に接続
されるとともに、ィンバータ２７４ｉを介して最下位の
チャンネルに設けたノアゲート２６９ｈの一つの入力と
なっている。このように構成された回路において、全チ
ャンネルを独立して動作させる場合には、モード端子２
７２に“１”信号を供給する。この結果、モ−ド端子２
７２の“１”信号はインバータ２７４ｉを介してその反
転信号“０”がノアゲート２６９ｈに供給されるために
、このノアゲート２６９ｈの出力側に接続されたトラン
ジスタ２７０Ｍま、遅延フリップフロップ２６４ｈの制
御下におかれている。また、他のノアゲート２６９ｇ〜
２６９ａもモード端子２７２に供給された“１”信号が
オアゲート２７３ｈ〜２７３ｂを介して更にィンバータ
２７４ｈ〜２７４ｂを介して反転された“０”信号が供
給されているために、ノアゲート２６９ａ〜２６９ｈの
出力側に接続されているすべてのトランジスタ２７０ａ
〜２７０ｇは各遅延フリップフロップ２６４ａ〜２６４
ｇの制御下におかれて全チャンネルが発音可能となる。
また、ィンバータ２７４ｃ〜２７４ｉの出力信号へ〜Ａ
７を一方の入力とするタイミング信号発生回路７００（
第３図）のアンドゲート７１０ａ〜７１０ｈの出力信号
は常に“０”となり、これに伴なつてナンドゲート７１
１から送出されるィネーフル信号ＩＮＢが第１〜第８チ
ャンネル期間において“１”となり、前述した各部の制
御が行なわれる。次に、例えば第１〜第７までの７チャ
ンネルにキーコードＫＣを割当てて発音させ、第８チャ
ンネルを例えば第１チャンネルに割当てられたキー４コ
ードＫＣを用いて異種の音色の楽音を形成し、発音を行
なわせて合奏効果を得る場合には次のような制御を行な
う。

まず、第８チャンネル目の楽音形成回路を取り外して第
１チャンネル目の楽音形成回路と並列に接続する。次に
、押鍵状態メモリ２０４の第８チャンネル目の入出力兼
用端子２７１Ｍこ“１”信号を供給し、モード端子２７
２に“０”信号を供給する。このような操作を行な夕
うと、ィンバータ２７４ｉの出力信号が“１”に反転し
てノアゲート２６９ｈの出力信号が“０”となるために
、トランジスタ２７０ｈがオフとなる。この結果、オア
ゲート２７３ｈの出力信号が“１”となり、このオアゲ
−ト２７３ｈの出力信０号が順次オアゲ−ト２７３ｇ〜
２７３ｂを介してインバータ２７４ｈ〜２７４ｂに供給
され、該インバータ２７４ｂ〜２７４ｈの出力がすべて
“０”となってトランジスタ２７０ｈを除く他のすべて
のトランジスタ２７０ａ〜２７０ｇが遅延タフリツプフ
ロツプ２６４ａ〜２６４ｇの制御下におかれる。また、
インバ−夕２７４ｉの出力信号Ａ７のみが“１”信号と
なることによって、第３図のタイミング信号発生部７０
０のアンドゲート７１０ｈのみがチャンネル信号ＢＴ８
（第４図Ｑ）０のタイミングにおいて条件が成立するた
めに、ノアゲート７１１から出力されるイネーブル信号
州Ｂはチャンネル信号ＢＴ，〜ＢＴ７までの期間におい
て発生される信号となる。ィネーブル信号ＩＮＢがこの
ように第８チャンネル時間において、“０”になると、
前述したキーオン・オフ検出回路２０２（第１１図）の
ァンドゲート２１２の出力を第８チャンネル時間におい
て強制的に“０”とする。また、第８チャンネル時間に
おいてのみ“０”となるイネープル信号ＩＮＢは、キー
オン・オフ検出回路（第１１図）のィンバータ２３２，
２３３をそれぞれ介して反転された後に、オァゲート２
２２およびオアゲート２２４を介してシフトレジスタ２
１８，２２５の入力側にそれぞれ供給されている。した
がって、第８チャンネル時間においては、第８チャンネ
ル時間において“０”となる反転ィネープル信号ＩＮＢ
によってシフトレジスタ２１８，２２５の対応するステ
ージに“１”信号が強制的に書き込まれることになる。
この結果、第８チャンネル部分は割当て済みの状態とな
り、つまり入力キーコードＫＣの割当てが不能の状態と
なる。したがって、第８鍵目のキーコ−ドＫＣは前述し
たトランケート動作によって第８チャンネル目以外のチ
ャンネルに割当てられることになり、チャンネル数を１
個少なくした弟１〜第７チャンネルに対するキーコード
ＫＣの割当て制御が行なわれる。次に第１〜第６チャン
ネルを使用する場合には、押鍵状態メモリ２０４（第１
３図）の入出力兼用端子２７１ｈとモード端子２７２に
“０”信号を供給し、入出力兼用端夕子２７１ｇに“１
”信号を供給することによって、インバータ２７４ｂ〜
２７４ｇから出力される信号ん〜Ａ５を“０”とし、ィ
ンバータ２７４ｈ，２ ７ ４ ｉから出力される信号
Ａ６，Ａ７を“１”とする。信号Ａ６，Ａ７のみが“１
”になるＺＯと、第３図に示すタイミング信号発生回路
７００のアンドゲート７１０ｇ，７１０ｈのみが第７、
第８チャンネル時間において条件が成立し、ノアゲート
７１１から第７、第８チャンネル時間においてのみ“０
”となるィネーブル信号瓜Ｂが出力Ｚされる。ィネーブ
ル信号ＩＮＢが第７、第８チャンネル時間において“０
”になると、前述した場合と同様に、シフトレジスタ２
１８，２２５（第１１図）の第７、第８チャンネルに対
応したステージに“１”信号を強制的に書き込むことに
よっ２て、この第７、第８チャンネルを割当て不能とす
ることにより第１〜第６チャンネル構成による回路の制
御に変えている。以上のような動作を行なう入出力兼用
端子２７１ａ〜２７１ｈ、モード端子２７２、オアゲー
ト２７３ｂ〜２７３ｈ、インバータ２７４ｂ〜２７４ｉ
、アンドゲート２１２およびィンバータ２３２，２３３
等により第３の制御手段が構成される。また、このよう
に不便用チャンネルに対応したチャンネル時間にのみ“
０”となるィネープル信号ＩＮＢは、第１２図に示すト
ランケート回路２０３のアンドゲート２３８にも供給さ
れており、このィネーブル信号ＩＮＢが“０”となるチ
ャンネル時間に対応したチャンネルに対する雛鍵経過の
監視を強制的に阻止して、このチャンネルに対するトラ
ンケート信号の発生を行なわないようにしている。した
がって、上述した説明における使用チャンネル数の選択
は、その使用数を上位順位のチャンネルから順次選択す
ることができ、その選択は不便用としたいチャンネルに
対応するチャンネル時間にのみイネーブル信号ＩＮＢを
“０”とするように制御すれば良いことになる。

このためには、不便用チャンネルを担当する押鍵状態メ
モリ２０４のインバータ２７４ｂ〜２７７４ｈの出力信
へ〜Ａ７が“１”となるように入出力兼用端子２７１ａ
〜２７１ｈを適宜制御すれば良く、使用チャンネル数と
上記出力信号Ａｏ〜Ａ７の関係は第４表に示すようにな
る。矛４表 また、このようなチャンネル数の変更を行なうために加
えられる押鍵状態メモリ２０４の入出力兼用端子２７１
ａ〜２７１ｈおよびモード端子２７１への制御信号は第
５表に示すようになる。

才５表したがって、以上説明したように、神鍵状態メモ
リ２０４は、キーオン・オフ検出回路２０２のシフトレ
ジスタ２１８から各チャンネルのチャンネル時間に対応
して出力される信号をパラレル信号に変換して対応する
チャンネルに供給することによりキーコードＫＣの割当
てられたチャンネルでかつ押鍵されているチャンネルの
みを動作させる働きと、モード端子２７２および入出力
兼用端子２７１ａ〜２７１ｈに加えられる信号に対応し
て割当てチャンネル数を変更する働きとを有しているこ
とになる。

なお、上述した説明においては、鍵盤部の操作鍵をブロ
ックとノートに分けて検出を行なう構成のキーコーダを
用いた場合についてのみ説明したが、この発明によるキ
ーアサィナはこれに限定されるものではなく、鍵盤部の
鍵を順次走査しながら操作鍵を検出するようなキーコー
ダを有するキーアサィナに適用しても良いことは言うま
でもない。

また、上述した実施例においては、キーコーダ１００か
ら供給される新たなキーコードＫＣをチヤンネルプロセ
ツサ２００のキーコードメモリ２０１の空いているチャ
ンネルに対応するステート部分のすべてに記憶させるよ
うに構成した場合について説明したが、該キ−コードＫ
Ｃが割当てられたチャンネルに対応するステート部分の
みに記憶させるようにすることもできる。

この場合には、キーコ−ドメモリ２０１のライン２０９
（第１０図）に供給するセット信号をキーオン・オフ検
出回路２０２（第１１図）のアンドゲート２１７から取
り出す代りにアンドゲート２２１から取り出すようにす
ればよい。更にまた、この発明によるキーアサィナによ
って制御される楽音形式回路としては、上述したシンセ
サィザ方式に限らず、他の方式の楽音形式回路を用いて
も良いものであり、また例えば１個の楽音形式回路を時
分割的に利用するような方式のものを用いることもでき
る。

以上説明したように、この発明による電子楽器３のキー
アサィナは、新たな押鍵があったとき第１の記憶手段に
その鍵情報を記憶させるとともに第２の記憶子段に押鍵
情報を記憶させる第１の制御手段と、機能があったとき
第２の記憶手段の押鍵情報を解除する第２の制御手段に
加わるに、割当４て可能な発音チャンネル数の変更があ
る状態でかつ各発音チャンネルに選択的に割当て阻止が
指示されたことを検出し、第２の記憶手段の割当阻止チ
ャンネルに強制的に押鍵情報を記憶させる第３の制御手
段を設けたので、キーアサィナの発音割当て処理のチャ
ンネル数を楽音形成回路のチャンネル数に合わせて変更
制御でき、キーアサィナのタ 汎用性が向上する。

すなわち、例えば発音チャンネルが８チャンネルのキー
アサイナの素子があり、楽音形成回路が４チャンネルの
場合、楽音形成回路に合わせて４発音チャンネルのキー
アサィナの素子を新しく開‐０発する必要はなく、第３
の制御手段によって割当て可能な発音チャンネル数を容
易に４チャンネルに変更することにより既存の８発音チ
ャンネルのキーアサイナを使用することができる。

また、キーアサィナの発音チャンネルと楽音形タ成回路
が例えば同じ場合、割当て可能な発音チャンネル数を変
更して減少させたことにより使用されなくなった楽音形
成回路のチャンネルを他の割当てされた発音チャンネル
と併設使用することによって、例えばピアノとオルガン
の合奏を行なつ０たような演奏効果が容易に得られる。

さらに、第３の制御手段に割当て可能発音チャンネル数
を指示するための第１の端子と、発音チャンネルに対応
して設けられ同じく割当て可能発音チャンネル数を指示
するための入出力端子兼用夕の複数の第２の端子とを設
けたことにより、１個第１の端子を増設するのみで素子
を構成できるので、端子数が制限される半導体集積回路
に通したものとなる。このようにこの発明によると、種
々の優れた効果がある。

【図面の簡単な説明】

第１図はこの発明によるキーアサィナを使用した電子楽
器の一実施例を示す全体構成図、第２図はこの実施例に
おいて用いられる論理素子の表現図法を説明する図、第
３図は第１図に示すタイミング信号発生部の一例を示す
詳細回路図、第４図は第３図に示すタイミング信号発生
部において作られた各種タイミングパルスを示す波形図
、第５図乃至第１３図はこの発明によるキーアサィナの
一実施例を示す回路図であって、第５図は第１図に示す
キースィッチ回路およびノート検出回路の一例を示す詳
細回路図、第６図は第１図に示すブロック検出回路の一
例を示す詳細回路図、第７図は第１図に示す状態制御回
路の一例を示す詳細回路図、第８図は第１図に示すサン
プルホールド回路の一例を示す詳細回路図、第９図は第
１図に示すノート検出回路、ブロック検出回路、状態制
御回路およびサンプルホールド回路の動作を説明するた
めの各部動作波形図、第１０図はキーコードメモリの一
例を示す詳細回路図、第１１図は第１図に示すキーオン
・オフ検出回路の一例を示す詳細回路図、第１２図は第
１図に示すトランケート回路の一例を示す詳細回路図、
第１３図は第１図に示す押鍵状態員メモリの一例を示す
詳細回路図である。 １００……キーコーダ、１０１ａ〜１０１ｎ…・・・キ
ースイツチ、１０２…・・・キースイツチ回路、１０３
・…・・ノート検出回路、１０４・・・・・・フロック
検出回路、１０５・・・・・・状態制御回路、１０６・
・・・・・サンプルホールド回路、２００…・・・チャ
ンネルプロセッサ、２０１……キーコードメモリ、２０
２……キーオン・オフ検出回路、２０３・・・・・・ト
ランケート回路、２０４・・・・・・押鍵状態メモリ、
３００……キーアサイナ、２６７……シリアル・パラレ
ル変換回路、２７１ａ〜２７１ｈ・・・・・・入出力併
用端子、２７２・・・・・・モード端子、６００・・・
・・・楽音形成部、７００・・・・・・タイミング信号
発生部。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図 第１３図

Claims (1)

1. 【特許請求の範囲】 １ 押圧鍵に対応する楽音の発生を複数の発音チヤンネ
   ルのいずれかのチヤンネルに割当て処理する電子楽器の
   キーアサイナにおいて、ａ 上記各発音チヤンネルに割
   当てられた鍵を表わす鍵情報を記憶する第１の記憶手段
   と、ｂ 上記各発音チヤンネルに割当てられた鍵の押鍵
   状態を表わす押鍵情報を記憶する第２の記憶手段と、ｃ
   新たに鍵が押圧されたことを検出したとき、上記第２
   の記憶手段に押鍵情報が記憶されていない発音チヤンネ
   ルのうちのいずれかのチヤンネルを割当てチヤンネルと
   して指定し、この指定された発音チヤンネルに対応して
   上記第１の記憶手段に上記新たな押圧鍵を表わす鍵情報
   を記憶させるとともに、上記第２の記憶手段に押鍵情報
   を記憶させる第１の制御手段と、ｄ 押圧されていた鍵
   が離鍵されたことを検出し、上記第２の記憶手段におけ
   る上記離鍵された鍵が割当てられている発音チヤンネル
   の押鍵情報の記憶を解除する第２の制御手段と、ｅ 割
   当て可能発音チヤンネル数の変更が指示された状態でか
   つ各発音チヤンネルに対して選択的に割当て阻止が指示
   されたことを検出し、上記第２の記憶手段における上記
   割当て阻止が指示された発音チヤンネルに関して強制的
   に押鍵情報を記憶させる第３の制御手段とを設けてなる
   電子楽器のキーアサイナ。 ２ 前記第３の制御手段は、 前記割当て可能発音チヤンネル数の変更を指示する制
   御信号が選択的に供給される第１の端子と、 前記各発
   音チヤンネルに対応して設けられ、前記割当て阻止を指
   示する信号が選択的に供給される複数の第２の端子とを
   有し、 上記第１および第２の端子への信号供給状態に
   基づき前記第２の記憶手段に対する押鍵情報の記憶制御
   を行なう特許請求の範囲第１項記載の電子楽器のキーア
   サイナ。 ３ 前記各第２の端子は、前記第２の記憶手段の記憶内
   容を前記各発音チヤンネル別に出力する出力端子を兼用
   する特許請求の範囲第２項記載の電子楽器のキーアサイ
   ナ。