JPS6020639A - 可変分周器 - Google Patents
可変分周器Info
- Publication number
- JPS6020639A JPS6020639A JP12785983A JP12785983A JPS6020639A JP S6020639 A JPS6020639 A JP S6020639A JP 12785983 A JP12785983 A JP 12785983A JP 12785983 A JP12785983 A JP 12785983A JP S6020639 A JPS6020639 A JP S6020639A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- count
- programmable counter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、外部から与えられる分周数指定信号によって
分周比が可変とされる可変分局器に関する0 従来の可変分局器は、第1図に示すように、ロード信号
入力端子LOADとクロック入力端子CKとを有し、ロ
ード信号5がローレベル″′0”のときに、外部から与
えられる分周数指定信号3を読込み、ロード信号5がノ
・イレベル″1”のときはクロック信号によってカウン
トアツプ動作を行なうプログラマブルカウンタ1と、該
プログラマブルカウンタ1の出力4とあらかじめ設定さ
れた一定値とを比較して不一致のときは1”を出力し、
一致したときは90”を出力する信号検出回路10とを
備えて、該信号検出回路10の出力端子12を前記プロ
グラマブルカウンタ1のロード信号入力端子LOADに
接続した構成である。なお、図中参照数字6は電源入力
端子、7はアース端子である。今、例えば、分周数指定
信号3が数値”N′を示す信号でアシ、信号検出回路1
0に設定された一定値がM”であるとすると、プログラ
マブルカウンタ1のカウント値がMになったとき信号検
出回路10の出力が6”となる。そして、プログラマブ
ルカウンタ1のロード信号入力端子LOADに入力する
ロード信号5が′0”となシ、プログラマブルカウンタ
1は分周数指定信号3を読込んでカウント値はNとなる
。従って(N(Mであるから)、信号検出回路10の出
力が1”となシ、プログラマブルカウンタ1はクロック
信号2によってカウントアツプする。カウントアツプに
よりカウンタ1のカウント値が再びMになると、信号検
出回路10の出力が再び0”となシ上述の動作を繰り返
す。すなわら、入力クロック信号2の(M−N)クロッ
クごとに信号検出回路10の出力信号が10”となり、
(M−N)分周が行なわれる。
分周比が可変とされる可変分局器に関する0 従来の可変分局器は、第1図に示すように、ロード信号
入力端子LOADとクロック入力端子CKとを有し、ロ
ード信号5がローレベル″′0”のときに、外部から与
えられる分周数指定信号3を読込み、ロード信号5がノ
・イレベル″1”のときはクロック信号によってカウン
トアツプ動作を行なうプログラマブルカウンタ1と、該
プログラマブルカウンタ1の出力4とあらかじめ設定さ
れた一定値とを比較して不一致のときは1”を出力し、
一致したときは90”を出力する信号検出回路10とを
備えて、該信号検出回路10の出力端子12を前記プロ
グラマブルカウンタ1のロード信号入力端子LOADに
接続した構成である。なお、図中参照数字6は電源入力
端子、7はアース端子である。今、例えば、分周数指定
信号3が数値”N′を示す信号でアシ、信号検出回路1
0に設定された一定値がM”であるとすると、プログラ
マブルカウンタ1のカウント値がMになったとき信号検
出回路10の出力が6”となる。そして、プログラマブ
ルカウンタ1のロード信号入力端子LOADに入力する
ロード信号5が′0”となシ、プログラマブルカウンタ
1は分周数指定信号3を読込んでカウント値はNとなる
。従って(N(Mであるから)、信号検出回路10の出
力が1”となシ、プログラマブルカウンタ1はクロック
信号2によってカウントアツプする。カウントアツプに
よりカウンタ1のカウント値が再びMになると、信号検
出回路10の出力が再び0”となシ上述の動作を繰り返
す。すなわら、入力クロック信号2の(M−N)クロッ
クごとに信号検出回路10の出力信号が10”となり、
(M−N)分周が行なわれる。
上述の従来の分周器をモノリシックICとして大量生理
する場合は、勿論製品チェックが必要であり、製品チェ
ックは通常入出力のパターンテストによって行なわれる
。しかし、上述の従来回路は、電源投入時におけるプロ
グラマブルカウンタ1の初Jυ」値が不定であるため、
プログラマブルカウンタ1がカウントアツプして、信号
検出回路10の出力が最初の0”を出力するまでの時間
が長くなる場合が生じ、入出カバターンの比較に長時間
を要するという欠点がある。従って、多量の製品チェッ
クのためには非常に多くの時間を要する。
する場合は、勿論製品チェックが必要であり、製品チェ
ックは通常入出力のパターンテストによって行なわれる
。しかし、上述の従来回路は、電源投入時におけるプロ
グラマブルカウンタ1の初Jυ」値が不定であるため、
プログラマブルカウンタ1がカウントアツプして、信号
検出回路10の出力が最初の0”を出力するまでの時間
が長くなる場合が生じ、入出カバターンの比較に長時間
を要するという欠点がある。従って、多量の製品チェッ
クのためには非常に多くの時間を要する。
本発明の目的は、上述の従来の欠点を解決し、簡単な方
法で初期設定を行なうことが可能で、チェック等が短時
間で行なえる可変分局器を提供することにある。
法で初期設定を行なうことが可能で、チェック等が短時
間で行なえる可変分局器を提供することにある。
本発明の分周器は、外部から与えられる分周数指定信号
をロード信号によって読込みクロック信号によってカウ
ントアツプするプログラマブルカウンタと、該プログラ
マブルカウンタの出力1直が一定値になったときローレ
ベルを出力する信号検出回路とを備えた可変分周器にお
いて、前記信号検出回路の出力信号と外部から与えられ
るリセット信号とを入力するアンド回路を備えて、該ア
ンド回路の出力を前記プログラマブルカラ/りのロード
信号入力端子に接続したことを特徴とする。
をロード信号によって読込みクロック信号によってカウ
ントアツプするプログラマブルカウンタと、該プログラ
マブルカウンタの出力1直が一定値になったときローレ
ベルを出力する信号検出回路とを備えた可変分周器にお
いて、前記信号検出回路の出力信号と外部から与えられ
るリセット信号とを入力するアンド回路を備えて、該ア
ンド回路の出力を前記プログラマブルカラ/りのロード
信号入力端子に接続したことを特徴とする。
次に、本発明について、図面を参照して詳細に説明する
。
。
第2図は、本発明の一実施例を示すブロック図であり、
第1図と同一の参照数字は同一の構成要素を示す。すな
わち、外部から与えられるリセット信号9と、信号検出
回路10の出力信号とをアンド回路13に入力させ、ア
ンド回路13の出力をロード信号5としてプログラマブ
ルカウンタ1のロード信号入力端子LOADに入力させ
ることの他は第1図に示した従来例と同様である0次に
、本実施例の動作について説明する0先ずリセット信号
9が1″であるときは、信号検出回路10の出力はアン
ド回路13を介してプログラマブルカシ、1のロード信
号入力端子LOADに与えられるから従来と全く同様で
アシ、カウンタ1のカウント値が一定値(例えばM)に
なるとロード信号5が0”になって、分周数指定信号3
(例えばN)を読込み、クロック信号2によってカウン
トアツプ動作を行ない、カウント値がMに達すると再び
上記動作を繰返すことによって分周動作を行なう。しか
し、本実施例においては、リセット信+39がローレベ
ル″0″であるときは、信号検出回路10の出力値如何
にかかわらずアンド回路13の出力が0′”となシ、プ
ログラマブルカウンタ1は分周数指定信号3(例えばN
)を読込む。そして、リレツ) 4N号9がノ・イレベ
ルになるとカウント値Nからスタートしてクロック信号
2によるカウントアツプ動作を開始する。カウントアツ
プによシカラント値がMに達すると再びロード信号5が
60”となって上述の動作を繰り返すことは勿論である
0すなわち、本実施例は、リセット信号9を0′″にす
ることによって、プログラマブルカウンタ1を指定値に
初期設定することができるため、分周出力を迅速に確定
することが可能である。本分周器のチェックは、リセッ
ト信号9によってリセットされてから次に分周出力端子
12に′0″が出力されるまでの期間をチェックすれば
良いから、迅速なチェックが可能となる効果がある。
第1図と同一の参照数字は同一の構成要素を示す。すな
わち、外部から与えられるリセット信号9と、信号検出
回路10の出力信号とをアンド回路13に入力させ、ア
ンド回路13の出力をロード信号5としてプログラマブ
ルカウンタ1のロード信号入力端子LOADに入力させ
ることの他は第1図に示した従来例と同様である0次に
、本実施例の動作について説明する0先ずリセット信号
9が1″であるときは、信号検出回路10の出力はアン
ド回路13を介してプログラマブルカシ、1のロード信
号入力端子LOADに与えられるから従来と全く同様で
アシ、カウンタ1のカウント値が一定値(例えばM)に
なるとロード信号5が0”になって、分周数指定信号3
(例えばN)を読込み、クロック信号2によってカウン
トアツプ動作を行ない、カウント値がMに達すると再び
上記動作を繰返すことによって分周動作を行なう。しか
し、本実施例においては、リセット信+39がローレベ
ル″0″であるときは、信号検出回路10の出力値如何
にかかわらずアンド回路13の出力が0′”となシ、プ
ログラマブルカウンタ1は分周数指定信号3(例えばN
)を読込む。そして、リレツ) 4N号9がノ・イレベ
ルになるとカウント値Nからスタートしてクロック信号
2によるカウントアツプ動作を開始する。カウントアツ
プによシカラント値がMに達すると再びロード信号5が
60”となって上述の動作を繰り返すことは勿論である
0すなわち、本実施例は、リセット信号9を0′″にす
ることによって、プログラマブルカウンタ1を指定値に
初期設定することができるため、分周出力を迅速に確定
することが可能である。本分周器のチェックは、リセッ
ト信号9によってリセットされてから次に分周出力端子
12に′0″が出力されるまでの期間をチェックすれば
良いから、迅速なチェックが可能となる効果がある。
なお、プログラマブルカウンタ1にカウント停止信号入
力端子を有するものを使用し、リセット信号9を上記カ
ウント停止信号入力端子にも並列に入力させるようにす
れば、初期設定動作をよシ確実に行なうことが可能であ
る0 なお、前記実施例では、プログラマブルカウンタ1をア
ップカウント形式のカウンタとして説明したが、ダウン
カウンタ形式のカウンタを用いる場合でも同様な構成で
同様な効果を得ることができる。
力端子を有するものを使用し、リセット信号9を上記カ
ウント停止信号入力端子にも並列に入力させるようにす
れば、初期設定動作をよシ確実に行なうことが可能であ
る0 なお、前記実施例では、プログラマブルカウンタ1をア
ップカウント形式のカウンタとして説明したが、ダウン
カウンタ形式のカウンタを用いる場合でも同様な構成で
同様な効果を得ることができる。
以上のように、本発明においては、プログラマブルカウ
ンタの出力値が一定の設定値になったときにローレベル
を出力する信号検出回路の出力と、外部から与えられる
リセット信号とを入力するアンド回路を備えて、該アン
ド回路の出力をロード信号として前記プログラマブルカ
ウンタのロード信号入力端子に入力させるように構成し
たから、外部からリセット信号を与えることによって初
期設定することが可能であり、分周出力が迅速に確定し
、製品チェックが容易かつ迅速に行なえるという効果が
ある。
ンタの出力値が一定の設定値になったときにローレベル
を出力する信号検出回路の出力と、外部から与えられる
リセット信号とを入力するアンド回路を備えて、該アン
ド回路の出力をロード信号として前記プログラマブルカ
ウンタのロード信号入力端子に入力させるように構成し
たから、外部からリセット信号を与えることによって初
期設定することが可能であり、分周出力が迅速に確定し
、製品チェックが容易かつ迅速に行なえるという効果が
ある。
第1図は従来の可変分周器の一例を示すブロック図、第
2図は本発明の一実施例を示すブロック図である。 図において、l・・・プログラマブルカウンタ、2・・
・クロック信号、3・・・分周数指定信号、4・・・プ
ログラマブルカウンタの出力信号、5・・・ロード信号
、6・・・電源入力端子、7・・・アース端子、9・・
・リセット信号、10・・・信号検出回路、12・・・
分局出力端子、13・・・アンド回路。 出願人日本電信電話公社 日本電気株式会社 代理人弁理士 住田俊宗
2図は本発明の一実施例を示すブロック図である。 図において、l・・・プログラマブルカウンタ、2・・
・クロック信号、3・・・分周数指定信号、4・・・プ
ログラマブルカウンタの出力信号、5・・・ロード信号
、6・・・電源入力端子、7・・・アース端子、9・・
・リセット信号、10・・・信号検出回路、12・・・
分局出力端子、13・・・アンド回路。 出願人日本電信電話公社 日本電気株式会社 代理人弁理士 住田俊宗
Claims (1)
- 外部から与えられる分周数指定信号をロード信号によっ
て読込みクロック信号によってカウントアツプするプロ
グラマブルカウンタと、該プログ2マプルカウンタの出
力値が一定値になったときローレベルを出力する信号検
出回路とを備えた可変分局器において、前記信号検出回
路の出力信号と外部から与えられるリセット信号とを入
力するアンド回蕗を備えて、該アンド回路の出力を前記
プログラマブルカウンタのロード信号入力端子に接続し
たことを特徴とする可変分局器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12785983A JPS6020639A (ja) | 1983-07-15 | 1983-07-15 | 可変分周器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12785983A JPS6020639A (ja) | 1983-07-15 | 1983-07-15 | 可変分周器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6020639A true JPS6020639A (ja) | 1985-02-01 |
Family
ID=14970422
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12785983A Pending JPS6020639A (ja) | 1983-07-15 | 1983-07-15 | 可変分周器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6020639A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50145069A (ja) * | 1974-05-11 | 1975-11-21 |
-
1983
- 1983-07-15 JP JP12785983A patent/JPS6020639A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50145069A (ja) * | 1974-05-11 | 1975-11-21 |
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