JPS6020384A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6020384A JPS6020384A JP58127666A JP12766683A JPS6020384A JP S6020384 A JPS6020384 A JP S6020384A JP 58127666 A JP58127666 A JP 58127666A JP 12766683 A JP12766683 A JP 12766683A JP S6020384 A JPS6020384 A JP S6020384A
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- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
全体で数Ｍ（メガ）ビットの大記憶容量を持つダイナミ
ック型ＲＡＭ （ランダム・アクセス・メモリ）に有効
な技術に関するものである。
全体で数Ｍ（メガ）ビットの大記憶容量を持つダイナミ
ック型ＲＡＭ （ランダム・アクセス・メモリ）に有効
な技術に関するものである。
（背景技術〕
半導体素子構造及び配線の微細化の進展に伴い、！イナ
ミック型ＲＡＭのような半導体記憶装置の記憶容量は、
益々大きくなってきている。ところが、メガ（Ｍ）ビッ
ト以上の記憶容量を持つ半導体記憶装置を考えた場合、
単に素子の微細化のみでは、実用的な動作を行わせるこ
とが邦しいものとなる。なぜなら、その電流消費も素子
数に比例して増大するものであり、電流消費によって生
じる発熱、あるいは動作速度の低下等のように新たに解
決しなければならない問題が生じるからである。
ミック型ＲＡＭのような半導体記憶装置の記憶容量は、
益々大きくなってきている。ところが、メガ（Ｍ）ビッ
ト以上の記憶容量を持つ半導体記憶装置を考えた場合、
単に素子の微細化のみでは、実用的な動作を行わせるこ
とが邦しいものとなる。なぜなら、その電流消費も素子
数に比例して増大するものであり、電流消費によって生
じる発熱、あるいは動作速度の低下等のように新たに解
決しなければならない問題が生じるからである。
この発明の目的は、大記憶容量化と低消費電力化を達成
した半導体記憶装置を提供することにある。
した半導体記憶装置を提供することにある。
この発明の他の目的は、扱い易い大記憶容量化を図った
半導体記憶装置を提供することにある。
半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細吉の記述および添付図面から明らかになるであ
ろう。
この明細吉の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、メモリアレイを複数ブロックに分割しておい
て、分割されたメモリブロックを選択するアドレス信号
と、上記各メモリブロックに共通に供給されデータ線と
ワード線とをそれぞれ選択するためのアドレス信号とを
用いて、その選択動作を行うとともに、上記選択された
メモリブロックのみを活性化するものである。
て、分割されたメモリブロックを選択するアドレス信号
と、上記各メモリブロックに共通に供給されデータ線と
ワード線とをそれぞれ選択するためのアドレス信号とを
用いて、その選択動作を行うとともに、上記選択された
メモリブロックのみを活性化するものである。
第１図には、この実施例のメモリセルのアドレス構成を
示すブロック図が示されている。特に制限されないが、
この実施例では、約４Ｍビットの大記憶容量を持つグイ
ナミソク型ＲＡＭを例にして説明する。
示すブロック図が示されている。特に制限されないが、
この実施例では、約４Ｍビットの大記憶容量を持つグイ
ナミソク型ＲＡＭを例にして説明する。
特に制限されないが、メモリは、２５６にビットづつの
記憶容量を持つメモリブロックＢＯＯ〜Ｂ３３のように
１６分割されて構成される。各メモリブロックＢＯＯ〜
Ｂ３３は、それぞれ５１２本のワード線と５１２本のデ
ータ線とにより構成される。各メモリブロックＢＯＯ〜
Ｂ３３には、それぞれ上記ワード線とデータ線とを選択
するアドレスデコーダ回路が設けられるとともに、その
書込み用の入力回路と、読み出し用の出力回路とが設け
られる。そして、これらの入力回路の入力端子と出力回
路の出力端子とは、共通化されて、データ出力バッファ
の入力端子とデータ入カバソファの出力端子に接続され
る。これらのデータ出力バッファの出力端子とデータ入
カバソファの入力端子とは、共通の外部端子に接続され
る。なお、複数ビン）Ｎからなるデータの書込み又は読
み出しを行う場合、上記各メモリブロック８００〜Ｂ３
３に設けられる入力回路及び出力回路は、それぞれＮｊ
ｌｌｉｌの回路が設けられる。また、これに従ってデー
タ出力バッファとデータ入カバソファとは、それぞれＮ
個づつ設けられるものである。なお、このようにＮビッ
トのデータを並列的に書込み又は読み出す場合には、こ
れに従ってワード線とデータ線の数が設定される。
記憶容量を持つメモリブロックＢＯＯ〜Ｂ３３のように
１６分割されて構成される。各メモリブロックＢＯＯ〜
Ｂ３３は、それぞれ５１２本のワード線と５１２本のデ
ータ線とにより構成される。各メモリブロックＢＯＯ〜
Ｂ３３には、それぞれ上記ワード線とデータ線とを選択
するアドレスデコーダ回路が設けられるとともに、その
書込み用の入力回路と、読み出し用の出力回路とが設け
られる。そして、これらの入力回路の入力端子と出力回
路の出力端子とは、共通化されて、データ出力バッファ
の入力端子とデータ入カバソファの出力端子に接続され
る。これらのデータ出力バッファの出力端子とデータ入
カバソファの入力端子とは、共通の外部端子に接続され
る。なお、複数ビン）Ｎからなるデータの書込み又は読
み出しを行う場合、上記各メモリブロック８００〜Ｂ３
３に設けられる入力回路及び出力回路は、それぞれＮｊ
ｌｌｉｌの回路が設けられる。また、これに従ってデー
タ出力バッファとデータ入カバソファとは、それぞれＮ
個づつ設けられるものである。なお、このようにＮビッ
トのデータを並列的に書込み又は読み出す場合には、こ
れに従ってワード線とデータ線の数が設定される。
第３図には、ｒつのメモリブロックの一実施例の回路図
が代表として示されている。
が代表として示されている。
同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄ−Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｆｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄ−Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｆｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｍとからなり、論理“１”、
“０”の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｍとからなり、論理“１”、
“０”の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。
情報の読み出しは、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｍをオ
ン状態にしてキャパシタＣｓを共通のデータ線ＤＬにつ
なき゛、データ線ＤＬの電位がキャパシタＣｓに凸積さ
れた電荷量に応じてどのような変化が起きるかをセンス
することによっＣ行われる。
ン状態にしてキャパシタＣｓを共通のデータ線ＤＬにつ
なき゛、データ線ＤＬの電位がキャパシタＣｓに凸積さ
れた電荷量に応じてどのような変化が起きるかをセンス
することによっＣ行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積゛大容量のメモ
リマトリックスにしであるため、上記キャパシタＣｓと
、共通データ線ＤＬの浮遊容量ＣＯとの関係、すなわち
、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。したが
って、上記キャパシタＣｓにＮ積された電荷量によるデ
ータｉにＩ Ｄ Ｌの電位変化は、非常に微少な信号と
なっている。
Ｌに多くのメモリセルをつないで高集積゛大容量のメモ
リマトリックスにしであるため、上記キャパシタＣｓと
、共通データ線ＤＬの浮遊容量ＣＯとの関係、すなわち
、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。したが
って、上記キャパシタＣｓにＮ積された電荷量によるデ
ータｉにＩ Ｄ Ｌの電位変化は、非常に微少な信号と
なっている。
このような微少な信号を検出するための基ハヘとしてダ
ミーセルＤＣが設りられている。このグミ−セルＤＣは
、そのキャパシタＣｄの容量値がメモリセルＭＣのキャ
パシタＣｓのほぼ半分であることを除き、メモリセルＭ
Ｃと同じ製造条件、同し設計定数で作られている。キャ
パシタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥ
ＴＱｄ″によって接地電位に充電される。
ミーセルＤＣが設りられている。このグミ−セルＤＣは
、そのキャパシタＣｄの容量値がメモリセルＭＣのキャ
パシタＣｓのほぼ半分であることを除き、メモリセルＭ
Ｃと同じ製造条件、同し設計定数で作られている。キャ
パシタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥ
ＴＱｄ″によって接地電位に充電される。
上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出方ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との間に
結合される。各ワード線ＷＬは双方のデータ線対と交差
しているので、ワード線Ｖ／Ｌに生じる雑音成分が静電
結合によりデータ線にのっても、その雑音成分が双方の
データ線対ＤＬ。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出方ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との間に
結合される。各ワード線ＷＬは双方のデータ線対と交差
しているので、ワード線Ｖ／Ｌに生じる雑音成分が静電
結合によりデータ線にのっても、その雑音成分が双方の
データ線対ＤＬ。
ＤＬに等しく現れ、差動型のセンスアンプＳＡによって
相殺される。
相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
上記センスアンプＳＡは、一対の交差結線されたＭＯＳ
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れる。すなわち、比較的小さいコンダクタンス特性にさ
れたＭＯＳＦＥＴＱ７が比較的早いタイミング信号φｐ
ａｌによって導通し始めると同時に正帰還動作が開始さ
れ、アドレッシングによって相補データ線ＤＬ、ＤＩ、
に与えられた電位差に基づき高い方のデータ線電位は遅
い速度で、低い方のそれは速い速度で共にその差が広が
りながら下降していく。上記電圧差がある程度大きくな
ったタイミングで比較的大きいコンダクタンス特性にさ
れたＭＯＳＦＥＴＱ８がタイミング信号φｐａ２によっ
て導通されるので、上記低い方のデータ線電位が急速に
低下する。このように２段階にわけてセンスアンプＳＡ
の動作を行わせることによって、上記高い方の電位落も
込みを防止する。こうして低い方の電位が交差結合ＭＯ
３ＦＥＴのしきい値電圧以下に低下したとき正帰還動作
が終了し、高い方の電位の下降は電源電圧Ｖｃｃより低
く上記しきい値電圧より高い電位に留まるとともに、低
い方の電位は最終的に接地電位（ＯＶ）に到達する。
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れる。すなわち、比較的小さいコンダクタンス特性にさ
れたＭＯＳＦＥＴＱ７が比較的早いタイミング信号φｐ
ａｌによって導通し始めると同時に正帰還動作が開始さ
れ、アドレッシングによって相補データ線ＤＬ、ＤＩ、
に与えられた電位差に基づき高い方のデータ線電位は遅
い速度で、低い方のそれは速い速度で共にその差が広が
りながら下降していく。上記電圧差がある程度大きくな
ったタイミングで比較的大きいコンダクタンス特性にさ
れたＭＯＳＦＥＴＱ８がタイミング信号φｐａ２によっ
て導通されるので、上記低い方のデータ線電位が急速に
低下する。このように２段階にわけてセンスアンプＳＡ
の動作を行わせることによって、上記高い方の電位落も
込みを防止する。こうして低い方の電位が交差結合ＭＯ
３ＦＥＴのしきい値電圧以下に低下したとき正帰還動作
が終了し、高い方の電位の下降は電源電圧Ｖｃｃより低
く上記しきい値電圧より高い電位に留まるとともに、低
い方の電位は最終的に接地電位（ＯＶ）に到達する。
上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記１．α情報は、このセンス動作によって
得られたハイレベル若しくはロウレベルの電位をそのま
ま受け取ることによって回復する。しかしながら、前述
のようにハイレベルが電源電圧Ｖｃｃに対して一定以上
落ち込むと、何回がの読み出し、再吉込みを繰り返して
いるうちに論理“０゛°として読み取られるところの誤
動作が住じる。この誤動作を防ぐために設けられるのが
アクティブリストア回路ＡＲである。このアクティブリ
ストア回路ＡＲは、タイミング信号φｒｅｓにより起動
され、ロウレベルの信号に対して何ら影９を与えずハイ
レベルの信号にのみ選択的に電源電圧ＶＣＣの電位にブ
ートストする働きがある。
リセルＭＣの記１．α情報は、このセンス動作によって
得られたハイレベル若しくはロウレベルの電位をそのま
ま受け取ることによって回復する。しかしながら、前述
のようにハイレベルが電源電圧Ｖｃｃに対して一定以上
落ち込むと、何回がの読み出し、再吉込みを繰り返して
いるうちに論理“０゛°として読み取られるところの誤
動作が住じる。この誤動作を防ぐために設けられるのが
アクティブリストア回路ＡＲである。このアクティブリ
ストア回路ＡＲは、タイミング信号φｒｅｓにより起動
され、ロウレベルの信号に対して何ら影９を与えずハイ
レベルの信号にのみ選択的に電源電圧ＶＣＣの電位にブ
ートストする働きがある。
同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを措成するＭＯＳＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。１−の代表として示されているデータ線
対についても同梯な）、４０ＳＦＥＴＱ５．Ｑ６を介Ｊ
、−？：ｍ％”／ｌＩ′Ｊ？Ｆｒデータ線対ｃ デー
ｔ、、ＣＤ Ｌに接続される。このコモン相補データ線
対ＣＤＬ、♂ｎ１にば、メインアンプを含む出力回路Ｏ
Ａの入力端子と入力回路ＩＡの出力端子に接続される。
ＤＬは、カラムスイッチＣＷを措成するＭＯＳＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。１−の代表として示されているデータ線
対についても同梯な）、４０ＳＦＥＴＱ５．Ｑ６を介Ｊ
、−？：ｍ％”／ｌＩ′Ｊ？Ｆｒデータ線対ｃ デー
ｔ、、ＣＤ Ｌに接続される。このコモン相補データ線
対ＣＤＬ、♂ｎ１にば、メインアンプを含む出力回路Ｏ
Ａの入力端子と入力回路ＩＡの出力端子に接続される。
これらの出力回路ｏへの出力端子と入力回路ＩＡの入力
端子とは、共通化され他のメモリブロックとも共通化さ
れてデータ出カバソファＤＯＢ（図示せず）の入力幅子
及びデータ入カバンファＤＩＨの出力端子に接続される
。
端子とは、共通化され他のメモリブロックとも共通化さ
れてデータ出カバソファＤＯＢ（図示せず）の入力幅子
及びデータ入カバンファＤＩＨの出力端子に接続される
。
ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファがら時系列的に伝えられたアドレスｌｉ
号・左取り込め、１本のワード線及びダミーワード線並
びにカラムスイッチ選択信号を形成してメモリセル及び
ダミーセルのアドレッシングを行う。
ドレスバッファがら時系列的に伝えられたアドレスｌｉ
号・左取り込め、１本のワード線及びダミーワード線並
びにカラムスイッチ選択信号を形成してメモリセル及び
ダミーセルのアドレッシングを行う。
次に、この実施例の半導体記憶装置のアドレス設定動作
を第２図のタイミング口に従って説明する。
を第２図のタイミング口に従って説明する。
この実施例では、特に開眼されないが、上記メモリブロ
ックＢＯＯ〜Ｂ３３を選択するアドレス信号と各メモリ
ブロックのワード線とデータ線とを選択するアドレス信
号とが共通のアドレス端子から多重化されて供給される
。
ックＢＯＯ〜Ｂ３３を選択するアドレス信号と各メモリ
ブロックのワード線とデータ線とを選択するアドレス信
号とが共通のアドレス端子から多重化されて供給される
。
すなわち、４ビツトからなるブロックアドレス信号ＢＡ
は、ブロックアドレスストローブ信号■ＡＳのロウレベ
ルに同期し−ご入力される。このブロックアドレス信号
ＢＡは、ブロックアドレスデコーダに取り込まれ、上記
メモリブロックＢＯＯ〜Ｂ３３のうち、１つのメモリブ
ロックを活性化するために用いられる。すなわち、アド
レス端子と上記ブロックアドレス信号に従って選択され
たメモリブロックとを接続する。
は、ブロックアドレスストローブ信号■ＡＳのロウレベ
ルに同期し−ご入力される。このブロックアドレス信号
ＢＡは、ブロックアドレスデコーダに取り込まれ、上記
メモリブロックＢＯＯ〜Ｂ３３のうち、１つのメモリブ
ロックを活性化するために用いられる。すなわち、アド
レス端子と上記ブロックアドレス信号に従って選択され
たメモリブロックとを接続する。
次に、９ビツトからなるロウアドレス信号ＲＡは、ロウ
アドレスストローブ信号１？ Ａ Ｓのロウレベルに同
期して入力される。このロウアドレス信号ＲＡは、上記
選択されたメモリブロックの上記ロウデコーダＲ−ＯＣ
Ｒに取り込まれ、ワードｔｔ選択タイミング信号に従っ
て１つのワード線を選択状態にするととも、センスアン
プを活性化する。
アドレスストローブ信号１？ Ａ Ｓのロウレベルに同
期して入力される。このロウアドレス信号ＲＡは、上記
選択されたメモリブロックの上記ロウデコーダＲ−ＯＣ
Ｒに取り込まれ、ワードｔｔ選択タイミング信号に従っ
て１つのワード線を選択状態にするととも、センスアン
プを活性化する。
次に、９ビツトからなるカラムアドレス４Ｂ ”Ｔ Ｃ
Ａは、カラムアドレスストローブ信号ＣΔＳのロウレベ
ルに同期して入力される。このカラムアドレス信号ＣＡ
は、上記選択されたメモリブロックの上記カラムデコー
ダＣ−ＤＣＲに取り込まれ、データ線選択タイミング信
号に従って１対のデータ線を選択状態にする。言い換え
れば、上記カラムスイッチ回路ＣＷを措成する一対のＭ
ＯＳ Ｆ ＥＴをオン状態にして相補データ線対ＤＬ
、ＤＬと共通データ線対ＣＤＬ、ＣＤＬとを接続する。
Ａは、カラムアドレスストローブ信号ＣΔＳのロウレベ
ルに同期して入力される。このカラムアドレス信号ＣＡ
は、上記選択されたメモリブロックの上記カラムデコー
ダＣ−ＤＣＲに取り込まれ、データ線選択タイミング信
号に従って１対のデータ線を選択状態にする。言い換え
れば、上記カラムスイッチ回路ＣＷを措成する一対のＭ
ＯＳ Ｆ ＥＴをオン状態にして相補データ線対ＤＬ
、ＤＬと共通データ線対ＣＤＬ、ＣＤＬとを接続する。
この時、ｇＮ ２ｊ出し動作ならば、ライトイネーブル
信号ＷＥがハイレベルとされ、その信号によって選択さ
れたメモリブロックの出力ｔｔｎ路ＯＡのゐが活性化さ
れて読み出し１４号をデータ出カバ・ンフプに伝える。
信号ＷＥがハイレベルとされ、その信号によって選択さ
れたメモリブロックの出力ｔｔｎ路ＯＡのゐが活性化さ
れて読み出し１４号をデータ出カバ・ンフプに伝える。
この実施例では、同しメモリブロックに刻して連続して
アクセスする時には、上記ブロックアドレスストローブ
信号ＲＡＳがロウレベルのままとされる。したがって、
以後の動作ではロウアドレスストローブ信号ＲＡＳとカ
ラムアドレスストローブ信号ＣＡＳのみが発生され、そ
れぞれに同期して次のアドレス信号ＲＡ、ＣＡが時系列
的に入力される。次の動作サイクルが書込み動作ならば
、ライトイネーブル信号ＷＥがロウレベルにされる。
アクセスする時には、上記ブロックアドレスストローブ
信号ＲＡＳがロウレベルのままとされる。したがって、
以後の動作ではロウアドレスストローブ信号ＲＡＳとカ
ラムアドレスストローブ信号ＣＡＳのみが発生され、そ
れぞれに同期して次のアドレス信号ＲＡ、ＣＡが時系列
的に入力される。次の動作サイクルが書込み動作ならば
、ライトイネーブル信号ＷＥがロウレベルにされる。
これにより、上記選択されたメモリブロックの入力回路
ＩＡのみが活性化されてデータ人力バッファから供給さ
れた書込みデータを選択されたメモリセルに書込むもの
である。
ＩＡのみが活性化されてデータ人力バッファから供給さ
れた書込みデータを選択されたメモリセルに書込むもの
である。
なお、非選択のメモリブロックは、プリチャージ状態を
維持して、アドレスデコーダ、センスアンプ、及び入力
回路２出力回路は、非動作状態とされるので、この間何
も直流電流の消費を行わない。また、特に制置されない
が、全メモリブロックに共１ｉＩＩにロウアドレス信号
を供給することによって全メモリブロックに対して一斉
にリフレッシュを施すようにするものであってよい。
維持して、アドレスデコーダ、センスアンプ、及び入力
回路２出力回路は、非動作状態とされるので、この間何
も直流電流の消費を行わない。また、特に制置されない
が、全メモリブロックに共１ｉＩＩにロウアドレス信号
を供給することによって全メモリブロックに対して一斉
にリフレッシュを施すようにするものであってよい。
（１）メモリ°ｒレイを複数ブロックに分割して、選択
されたメモリブロックに関するアドレスデコーダ回路、
センスアンプ及び入力回路、出力回路ののを活性化する
で、大記憶容量化にもかかわらず低消費電力化篭達成Ｊ
るごとかできるとい・）効果が得られ机 （２）同じメモリフロック内のメモリセルを選択すると
きには、そのメモリフロックを選択状態に保持しておい
てロウアドレス信号とカラムアドレス信号の供給するも
のである。したがって、メモリブロック内でのメモリセ
ルを選択するだけでよいので、大記憶容量化にもかかわ
らず高速動作を実現できるという効果が得られる。なお
、メモリにヌ・１するデータの各込み又は読み出しは、
通電連続したアドレスに対して行うことが多いので、実
際の使用上では、殆ど同じメモリブロック内での連続ア
クセスが多（なるものである。
されたメモリブロックに関するアドレスデコーダ回路、
センスアンプ及び入力回路、出力回路ののを活性化する
で、大記憶容量化にもかかわらず低消費電力化篭達成Ｊ
るごとかできるとい・）効果が得られ机 （２）同じメモリフロック内のメモリセルを選択すると
きには、そのメモリフロックを選択状態に保持しておい
てロウアドレス信号とカラムアドレス信号の供給するも
のである。したがって、メモリブロック内でのメモリセ
ルを選択するだけでよいので、大記憶容量化にもかかわ
らず高速動作を実現できるという効果が得られる。なお
、メモリにヌ・１するデータの各込み又は読み出しは、
通電連続したアドレスに対して行うことが多いので、実
際の使用上では、殆ど同じメモリブロック内での連続ア
クセスが多（なるものである。
（３）上記メモリブロックに対するアドレッシングをイ
ンデックスのように使用できるという効果が冑られる。
ンデックスのように使用できるという効果が冑られる。
（４）３種類のアドレス信号を多重化して供給するこ
。
。
とによって、アドレス端子数を少なくすることができる
ーという効果が得られる。
ーという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アドレス信号
は、それぞれ独立したアドレス端子から供給するもので
あってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アドレス信号
は、それぞれ独立したアドレス端子から供給するもので
あってもよい。
また、分割されて構成された１つのメモリブロックに収
容する記憶容量は、６４ ＫピッＩ−，１６にビット等
であってもよい。また、その分割数は、２” （ｎは整
数）個にすることがその選択に便利である。
容する記憶容量は、６４ ＫピッＩ−，１６にビット等
であってもよい。また、その分割数は、２” （ｎは整
数）個にすることがその選択に便利である。
以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるグイナミソク型Ｒ
ＡＭに適用した場合について説明したが、これに限定さ
れるものではなく、Ｍビットを越える大記憶容量を持つ
マスク型ＲＯＭ、各種プログラマブルＲＯＭにも同様に
適用することができるものである。
明をその背景となった技術分野であるグイナミソク型Ｒ
ＡＭに適用した場合について説明したが、これに限定さ
れるものではなく、Ｍビットを越える大記憶容量を持つ
マスク型ＲＯＭ、各種プログラマブルＲＯＭにも同様に
適用することができるものである。
第１図には、この発明に係る半導体記１Ｑ装置における
メモリセルのアドレス構成を示すブロック図、 第２図は、第１図の半導体記憶装置のアドレス設定動作
の一実施例を示ず夕・ｆミング図、第３図は、第１図の
１つのメモリブロックの一実施例を示す回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、Ｓ Ａ・・センスアンプ、ＡＲ・・アク
ティブリストア回１洛、Ｒ，Ｃ−ＤＣＲ・・ロウ／カラ
Ｊ１デコーダ、ＯＡ・・出力回路、ＩＡ・・入力回路、
ＢＯＯ−・Ｂ３３・・メモリプロソク
メモリセルのアドレス構成を示すブロック図、 第２図は、第１図の半導体記憶装置のアドレス設定動作
の一実施例を示ず夕・ｆミング図、第３図は、第１図の
１つのメモリブロックの一実施例を示す回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、Ｓ Ａ・・センスアンプ、ＡＲ・・アク
ティブリストア回１洛、Ｒ，Ｃ−ＤＣＲ・・ロウ／カラ
Ｊ１デコーダ、ＯＡ・・出力回路、ＩＡ・・入力回路、
ＢＯＯ−・Ｂ３３・・メモリプロソク
Claims (1)
- 【特許請求の範囲】 １、分割されたメモリブロックを選択するアドレス信号
と、上記各メモリブロックに共通に供給され、そのデー
タ線とワード線とをそれぞれ選択するためのアドレス信
号とを用いてメモリセルの選択動作を行うとともに、上
記選択されたメモリブロックのみを活性化するようにし
たことを特徴とする半導体記憶装置。 ２、上記メモリブロックは、１ＭＯ３型のメモリセルで
構成されるものであることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。 ３、上記半導体記す、α装置は、全体で数Ｍビットの記
憶容量を持つものであることを特徴とする特許請求の範
囲第１又は第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127666A JPS6020384A (ja) | 1983-07-15 | 1983-07-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127666A JPS6020384A (ja) | 1983-07-15 | 1983-07-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020384A true JPS6020384A (ja) | 1985-02-01 |
| JPH0570239B2 JPH0570239B2 (ja) | 1993-10-04 |
Family
ID=14965713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127666A Granted JPS6020384A (ja) | 1983-07-15 | 1983-07-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020384A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1096332C (zh) * | 1998-09-08 | 2002-12-18 | 株式会社爱克雷库 | 加工方法 |
-
1983
- 1983-07-15 JP JP58127666A patent/JPS6020384A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1096332C (zh) * | 1998-09-08 | 2002-12-18 | 株式会社爱克雷库 | 加工方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0570239B2 (ja) | 1993-10-04 |
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