JPS60198748A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには多層配線に適
用して特に有効な技術に関し、例えば、素子間がいわゆ
るＵ溝分離領域によって分離され、マスタスライス法に
より形成されるＬＳＩＣ大規模集積回路）に利用して有
効な技術に関する。

［背景技術］ ゲートアレイのようなマスタスライスＬＳＩにおいては
、ＥＣ１，、回路（エミッタ・カップルド・ロジック回
路）等を基本回路とし、この基本回路を構成するセルを
予め半導体基板上に基盤の目のように多数配設し−でお
き、各セル内の素子間および各基本セルの入出力端子間
をマスタスライスによる配線によって接続することで所
望の論理動作をする回路を構成するようにしている。

このように、配線を変えることで論理の異なる回路を構
成して行くマスタスライスＬＳＩにあっては、接続され
る素子が互いに離れた位置にあることが多いため配線も
複雑となり、２〜３層の多層配線技術が適用される。

しかして、マスタスライスＬＳＩの配線設計に際しては
、基板上の素子や各層の配線との接続箇所（コンタクト
ホール）が少なく、かつ配線幅の大きな電源線を最上層
の配線層に形成するのが最も設計を楽にする。つまり、
電源線は信号線に比べて大きな電流が流れるため、線幅
を広くしなければならない、しかも回路を構成する素子
は信号線によって互いに接続されることが多いので、信
号線の方が電源線よりも接続箇所が多くなる。

従って、線幅の広い電源線が信号線の下に配設されてい
ると、予め信号線のコンタクトホールの箇所を避けて電
源線を配設しなければならなかったりして、配線設計を
困難にしてしまうのである。

しかしながら、マスタスライスＬＳＩにおいて、最上層
に電源線を配設すると配線層の数が固定されている場合
には確かに配線設計は容易であるが、一度試作された回
路に改良、変更を加えたいような事態が往々に生じる。

そのような場合、最上層の電源線の上に更に配線層を設
け、この配線層を使ってプリント基板におけるジャンパ
線のような結線を構成できると便利である。ところが、
電源線の上に一層追加して信号線を形成しようとすると
、その下の電源線も変更しなければならないことが多い
と予想される。

従って、電源線を最上層の配線層に形成した場合には、
配線層を追加する際に大幅な設計変更を必要とするとい
う不都合があることが分かった。

一方、本出願人は一層に、半導体基板の主面に溝を掘っ
て誘電体で埋めたものによって素子間の分離を行なうよ
うにした、いわゆるＵ溝分離法と称する分離技術を開発
し提案した（特願昭５７−１６８３５５号等）。

［発明の目的コ この発明の目的は、多層配線技術が適用されたマスタス
ライスＬＳＩにおル）て、配線設計およびその変更を簡
単に行なえるようにする配線技術を提供することにある
。

この発明の他の目的は、多層配線技術が適用されたマス
タスライ％、ＬＳＩにおいて、配線層の追加が容易に行
なえるようにする配線技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、マスタスライスＬＳＩにおいて、素子分離に
Ｕ溝分離技術を適用するとともに、このＵ溝分離領域内
に低抵抗導電材を充填して、これを電源線として利用す
るように構成することにより、基板の上の配線層をすべ
て信号線として使用できるようにして、配線設計を容易
にし、かつ最上層の上にさらに配線層を一層追加してジ
ャンパ線を形成することにより、容易に配線変更を行な
えるとともに、信号線のコンタクトホールの形成に電源
線がじゃまにならないようにして、電源線を変更するこ
となく容易に信号線となる配線層を追加できるようにす
るという上記目的を達成するものである。

以下この発明を実施例とともに詳細に説明する。

［実施例］ 第１図〜第９図は、本発明をバイポーラトランジスタか
らなるマスタスライスＬＳＩに適用した場合の実施例を
製造工程順に示すものである。

こめ実施例では、先ず通常のバイポーラ集積回路のプロ
セスと同様にして、特に制限されないがＰ型シリコンか
らなる半導体基板ｌ上に、酸化膜を形成してからこの酸
化膜の適当な位置に埋込み拡散用パターンの穴をあけ、
この酸化膜をマスクとしてＮ型不純物を熱拡散して部分
的に・Ｎ＋埋込層２を形成する。そして酸化膜を除去し
てから。

その上に気相成長法によりＮ−型エピタキシャル層３を
成長させ、その表面に酸化膜（ＳｉＯ２膜）４と窒化膜
（Ｓ　ｉ　３　Ｎ４膜）５を形成する（第１図）。

次に分離領域が形成されるべき部分（バイポーラトラン
ジスタの周囲）の窒化膜５および酸化膜４をエツチング
により除去した後、これをマスクとしてヒドラジンエツ
チングを行なって溝の入口のテーパ６を形成する。それ
から、ドライエツチングを行なってＰ型基板１まで達す
るような比較的深いＵ溝７ａ、、７ｂを形成して、第２
図の状態となる。

次に、上記のごとくして形成されたＵ溝７ａ。

７ｂ内にボロン等のイオン打込みを行ない、熱処理を施
すことによりチャンネルストッパ層８を形成する。その
後、熱酸化によりＵ溝７ａ、７ｂの内側に酸化膜等の絶
縁膜９を形成する。次に、基板全体に亘ってＣＶＤ法（
ケミカル・ベイパー・デポジション法）等により窒化膜
をデボジョンして、Ｕ溝７ａ、７ｂ内の酸化膜９の内側
に窒化膜１１を形成する。

それから、基板全体にポリシリコン（多結晶シリコン）
をＣＶＤ法により比較的厚くデポジションして、Ｕ溝７
ａ、７ｂ内にポリシリコンを充填させて第３図の状態と
なる。

しかる後、基板表面のポリシリコン層をドライエツチン
グにより除去して平坦化し、Ｕ溝７ａ。

７ｂ内にポリシリコン１２が残るようにする。それから
、熱酸化を行なってＵ溝内のポリシリコン１２の表面を
酸化させてポリシリコン１２の上に酸化膜１３を形成し
て、第４図の状態となる。

次に、コレクタ引出し口となる部分にリンのようなＮ型
不純物のイオン打込みを行なって熱拡散させ、コレクタ
引出し口となるＮ型拡散層１４を形成する。

そして、基板の主面にベース領域を形成するためボロン
のようなＰ型不純物のイオン打込みを行なってから、熱
処理を行なってベース用拡散層１５を形成し、次にエミ
ッタ領域となる部分の窒化膜５および酸化膜４をエツチ
ングにより除去してから窒化膜５上全体にＣＶＤ法によ
ってポリシリコンを薄くデポジションさせる。それから
、このポリシリコン層に対して、ひ素のようなＮ型不純
物のイオン打込みを行なってから、熱処理を施してポリ
シリコン層からの拡散によってエミッタ用拡散層１６を
形成する。次番；、上記ポリシリコン層に対しホトエツ
チングを行なって不用な部分を除去して、第５図に示す
ように、エミッタ用拡散層１６上にポリシリコン電極１
７を残すとともに、その表面を酸化して酸化膜１８を形
成する。

上記の場合、ポリシリコン層からの拡散によってエミッ
タ用拡散層１６を形成しているが、ポリシリコンのデポ
ジション前にもエミッタ形成のためのイオン打込みと熱
処理を行なうようにして、ポリシリコンのデポジション
の前後２回に分けてイオン打込みと拡散を行なってエミ
ッタを形成するようにしてもよい。

上記エミッタ用拡散層１６の形成後は、窒化膜５上にホ
トレジスト２０を塗布してから、電源用配線を埋め込み
たい部分のＵ溝が露出するようにホトレジスト２０をパ
ターニングし、これをマスクとして露出されたＵ溝上の
酸化膜１３と内部のポリシリコン１２を除去して、第６
図の状態となる。

次に、ホトレジスト２０を除去し、ＣＶＤ法により表面
がほぼ平坦になるまで全面的にアルミニウムを厚く蒸着
してから、このアルミニウム層を方向性のドライエツチ
ングで削って、電源用配線を形成したい部分のＵ溝内に
アルミニウム２１・を残す（第７図）。

それから、ＣＶＤ法によりＰＳＧ膜（リン・ケイ酸ガラ
ス膜）２２を全面的に形成してから、ホトリソグラフィ
技術によってエミッタ、ベースおよびコレクタの各電極
部のコンタクトホール２３ａ〜２３ｃおよび電源用配線
となるＵ溝内のアルミニウム２１へのコンタクトホール
２３ｄを形成して第８図の状態となる。

その後、再び基板全面にアルミニウムを簿く蒸着してか
ら、ホトエツチングにより一層目のアルミ配線２４を形
成し、その上に眉間絶縁膜２５を形成する。そして、そ
の上に更にアルミニウムを蒸着して、同様に二層目のア
ルミ配線２６を形成し、その上に再び層間絶縁膜２７を
形成する。それから、その上に三層目のアルミ配線２８
を形成し、最後にパッシベーション膜２９を全面に形成
して第９図のような完成状態とされる。

上記プロセスを適用して１例えば、第１０図に示すよう
なＥＣＬ回路を基本回路とするマスタスライスＬＳＩを
構成する場合、例えば第１１図に示すように、基本回路
セルを構成する素子のレイアウトを行なうとともに、各
素子間を分離するためのＵ溝分離領域ＵＩＳＯの適当な
部分にポリシリコンに代えて、アルミニウムを充填させ
、これを電源用配線とする。

従って、通常のＵ溝分離技術を使ったＬＳＩでは、Ｕ溝
分離領域が互いに分断されていてもよいが、この実施例
では同一の電源電圧を供給する電源線は、隣接するセル
間で互いに連続するように形成される。

そして、Ｕ溝内のアルミニウムを配線とする各電源線と
、この電源線から電源電圧の供給を受ける素子領域とは
、主として上記プロセスにより形成された第９図におけ
る一層目のアルミ配線２４によって互いに接続され、二
層および三層目のアルミ配線２６と２８が信号線として
、使用されるようになっている。

次に、第１１図に示されている基本回路セルのレイアウ
トを第１０図の回路図と対応で更に詳しく説明する。

図中、ｑ１ｔ’１２で示されるのは、第１Ｏ図における
カレントスイッチ回路を構成する差動形のトランジスタ
Ｑｌ、Ｑ２が形成される領域を示し。

このうちトランジスタＱ１はコレクタが共通にされた３
個の入力トランジスタからなり、そのベースにはそれぞ
れ信号線Ｌ１〜Ｌ３を介して入力信号Ｖｉｎｅ〜Ｖ　ｉ
　ｎ　３が供給されるようにされている。また、ｑ３は
、第１０図において差動形トランジスタＱｌ、Ｑ２のエ
ミッタに接続された定電流用トランジスタＱ３が形成さ
れる領域、ｑ４と９５はエミッタ・フォロワ用出力トラ
ンジスタＱ４とＱ５が形成される領域を示す。

また、第１１図において、ｒｌとｒ２は上記差動形トラ
ンジスタＱｘ−Ｑｚのコレクタ抵抗Ｒ１゜Ｒ２が、ｒ３
は上記定電流用トランジスタＱ３のエミッタ抵抗Ｒ３が
、ｒ４とｒ５はエミッタフォロワ用出力トランジスタＱ
４とＱ５のエミッタ抵抗Ｒ４とＲ５が形成される拡散領
域を示す。

特に制限されないが、上記素子のうちトランジスタＱ１
とＱ２の形成領域ｑ１ｙ　ｑ２は、それ自身がＵ溝分離
領域ＵＩＳＯ１とＵＩＳＯ２によって分離されており、
トランジスタＱ４−Ｑ！および抵抗Ｒ１〜Ｒ５の形成領
域ｑ’４＊　ｑ６とｒ１〜ｒ６は、Ｕ溝分離領域ＵＩＳ
Ｏａによって分離された同一の活性領域上に形成されて
いる。そして、これらのＵ溝分離領域Ｕ　Ｉ　Ｓ　Ｏｘ
〜ＵＩＳＯ３は互いに結合され、かつ内部にアルミニウ
ム等の導電材が充填されて配線領域を兼用し、例えば回
路の電源電圧Ｖｃｃを供給する電源線とされている。

一方、定電流用トランジスタＱ３の形成領域ｑ３は、他
の分離領域と完全に分断され独立したＵ溝分離領域ＵＩ
ＳＯ４によって分離されている。

従って、このＵ溝分離領域ＵＩＳＯ４内にはポリシリコ
ンが充填されたままとなっている。

さらに、この実施例では素子分離に関与しないＵ溝分離
領域Ｕ　Ｉ　Ｓ　Ｏｓ〜ＵＩＳＯ９が、左右方向に略直
線的に形成されており、これらのＵ溝分離領域ＵＩＳＯ
６〜ＵＩＳＯ９は、すべて内部のポリシリコンがアルミ
ニウムに置換されている。

これらのＵ溝分離領域ＵＩＳＯ５〜ＵＩＳＯ９も隣接す
る基本回路セル内の同様の分離領域と連続されている。

そして、Ｕ溝分離領域ＵＩＳＯ５内のアルミ配線には電
源電圧Ｖゆが、Ｕ溝分離領域ＵＩＳＯ，内のアルミ配線
には定電流用トランジスタＱ３のベースに印加される基
準電圧Ｖｃｓが、またＵ溝分離領域ＵＩＳＯ，内のアル
ミ配線には差動形トランジスタＱ２のベースに印加され
る基準電圧ｖｂｂが、さらにＵ溝分離領域ＵＩＳＯ８゜
ＵＩＳＯ９内のアルミ配線には電源電圧ＶＴＴが印加さ
れ、信号線Ｌ４〜ｔｉｓを介してセルを構成する素子の
対応する領域にそれぞれ所定の電圧を供給するようにさ
れている。

なお、特に制限されないが、このうち基準電圧Ｖｃｓを
供給する配線を有するＵ溝分離領域ＵＩＳｏ６は、他の
電圧供給用配線を内蔵したＵ溝分離領域ＵＩＳＯ７どの
交差を避けるため途中で分断され、例えば基板上の一層
目のアルミ配線２４からなるジャンパ線ＬｉＢによって
接続されている。

同様に上記電源電圧もしくは基準電圧を各素子に供給３
．するための信号Ｌ６〜Ｌ９及び、セル内の素子間を結
線する信号線Ｌｉｏ”１−ｉｓは、一層目のアルミ配線
２４によって形成されている。

さらに図示されたセルと図示されない他のセルの入出力
端子間を互いに結線するた′めの信号線Ｌ１〜Ｌ６は、
素子との接続点付近に一層目のアルミ配線２４を用い、
その他は主として前記二層目および三層目のアルミ配線
２６と２８とを用いて形成するようにされている。

このように上記実施例では、素子間分離用のＵ溝内にア
ルミニウムのような導電材を充填して、特に回路の電源
電圧や基準電圧を供給する配線としているので、基板上
の各層の配線層をほとんどすべて信号線として使用でき
るようになる。そのため、基板上の配線層の数を少なく
とも電源線層の分だけ減らすことができるとともに、電
源線が最も下に配設されているにもかかわらず、電源線
の位置を考慮しないで信号線の設計が行なえるようにな
るので、配線設計が容易となる。また、回路を変更する
場合にも電源線を考慮しないで信号線を追加、変更でき
るので、配線の変更も容易である。

しかも、最上層の配線層の上に更に一層配線層を追加し
て、この配線層にジャンパ線を形成して回路の変更を行
なうような場合にも、最上層の配線層が信号線に使用さ
れているので、最上層の配線層が電源線に使用されてい
る場合に比べてジャンパ線の設計が容易となる。その結
果、配線層の追加による配線の変更も容易になる。

なお、実際のマスタスライスＬＳＩでは、上記第１１図
に示すような基本回路セルが上下および左右に計４つ対
称的に配設されてなるブロックＢを第１２図に示すよう
に一列に並べ、これを複数列設けて内部ロジック回路・
ＩＬＣを構成するとともに、各列の端部に基準電圧ｖｂ
ｂ等を発生する基準電圧発生回路ＶＧを配設し、また内
部ロジック回路の外側のチップ周縁には、人出力バッフ
７回路を構成するセルＩＯＣを配設して、その外側の入
出力パッドおよび電源用パッドＰに接続するようにされ
ている。

上記実施例では、電源電圧および基準電圧を供給する配
線が内部ロジック回路ＩＣＬ内ではすべてＵｉｌ内のア
ルミによって構成され、内部ロジック回路ＩＬＣの周縁
で一層二二層目のアルミ配線によってＵ溝内のアルミか
ら引き出されて対応する電源パッドＰもしくは基準電圧
発生回路ＶＧに接続されるようにされる。

なお、前記実施例では、電源電圧用のアルミ配線を内蔵
させるため、直接素子分離に関与しないＵ溝分離領域Ｕ
１．ＳＯ，〜Ｕ　Ｉ　Ｓ　Ｏ９が設けられているが、一
般にマスタスライスＬＳＩでは第１２図のレイアウト図
と同じように従来から各基本回路セルのブロック列間に
第１２図のレイアウト図と同じように配線領域Ａが設け
られていた。

従って、そのような配線領域を使ってアルミ配線を内蔵
したＵ溝分離領域Ｕ　Ｉ　Ｓｏｔ、　＝Ｕ　Ｉ　Ｓ。

９を形成すれば、チップサイズを増大させることなく、
基板の上の配線層の数を減少させ、もしくは配線設計を
容易にすることができる。

また、最上層の配線層に電源線を形成した場合には、素
子領域の上にも電源線が配設することが可能であるのに
対し、本実施例によれば、電源線の数が多いときは基本
セルのブロック列間に配線領域を設けて専用のＵ溝分離
領域を形成゛してやる必要がある。しかしながら、上記
実施例によれば、Ｕ溝内のアルミは基板上のアルミ配線
に比べて厚みが大きいため、幅の狭いわりに断面積が大
きい。

そのため、基板の上のアルミ配線を電源線とする場合に
比べて線幅を小さくできる。従って、基本セルのブロッ
ク列間の配線領域に多数のアルミ内蔵Ｕ溝分離領域を形
成することができる。その結果、Ｕ溝分離領域内・にの
み電源線を形成するようにしてもチップサイズを増大さ
せることはない。

さらに、上記実施例では、連続したＵ溝分離領域Ｕ　Ｉ
　Ｓ　Ｏ１〜ＵＩＳＯ３内にすべてアルミニウムが充填
されているが、トランジスタＱ１もしくはＱ２の一方が
、Ｕ溝分離領域内のアルミによって特性が劣化されるお
それがあるようなときは、そのトランジスタの周囲のＵ
溝分離領域にはポリシリコンを残すようにしておけばよ
い。要は、一方向に並んで形成された基本回路セルの列
方向に対して連続したアルミ層がＵ溝分離領域内に形成
されていればよく、連続したＵ溝分離領域内でアルミ層
が迂回していたり、一部にポリシリコンが残っていても
かまわない。

また、前記実施例のプロ゛セスでは、Ｕ溝内に先ずポリ
シリコンを充填してから一部をアルミニウムで置き換え
て配線層を形成しているが、図面に示す基本回路セルの
ように、回路全体に形成されたＵ溝分離領域のうちアル
ミが充填される部分の方が面積が大きいような場合には
、先ずすべてのＵ溝内に一部アルミを充填してから、一
部をポリシリコンで置き換えるようなプロセスを採用す
ることも可能である。

さらに、上記実施例では、ＥＣＬ回路を基本回路とする
マスタスライスＬＳＩについて説明されているが、ＮＴ
Ｌ回路（ノン・スレッショールドロジック回路）等を基
本回路とするマスタスライスＬＳＩにも適用することが
できる。

［効果］ （１）マスタスライスＬＳＩにおいて、素子分離にＵ溝
分離技術、を適用するとともに、このＵ溝分離領域内に
低抵抗導電材を充填して、これを電源線として利用する
ように構成したので、基板上の配線層をすべて信号線と
して使用できるという作用により、配線設計が容易にな
るとともに、最上層の配線層の上にさらに配線層を一層
追加してここにジャンパ線を形成することにより、容易
に配線変更を行なうことができるようになるという効果
がある。

（２）マスタスライスＬＳＩにおいて、素子分離にＵ溝
分離技術を適用するとともに、このＵ溝分離領域内に低
抵抗導電材を充填して、これを電源線として利用するよ
うに構成したので、信号線のコンタクトホールの形成に
電源線がじゃまにならないようになるという作用により
、電源線を変更することなく容易に信号線となる配線層
を追加できるようになるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、Ｕ溝分離領域内にアルミニウムを充填して電源線とし
ているが、充填する物質はアルミニウム以外の金属ある
いはその合金もしくは金属とシリコンの化合物（メタル
シリサイド）等の導電材であってもよく、またＵ溝内の
導電材を電源線のみならず信号線として利用するように
してもよい。さらに、配線が内蔵される分離領域の溝の
形状は、Ｕ字状に限定されるものでなく、Ｖ字状であっ
てもよい。　□［利用分野］ 以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるバイポーラ型マス
タスライスＬＳＩに適用したものについて説明したが、
この発明はこれに限定されるものでなく、ＭＯ８型ゲー
トアレイその他マスタスライス法により形成されるＬＳ
Ｉ、さらには、Ｕ溝分離技術が適用されるすべての半導
体集積回路に利用できるものである。

【図面の簡単な説明】

第１図〜第９図は、本発明をマスタスライスＬＳＩにお
ける配線形成に適用した場合の一実施例を製造工程順に
示す断面図、 第１０図は、マスタスライスＬＳＩを構成する論理ゲー
ト回路の一例としてのＥ℃Ｌ回路を示す回路図、 第１１図は、その素子レイアウトの一例を示す説明図、 第１２図は、マスタスライスＬＳＩの全体のレイアウト
構成の一例を示す説明図である。 １・・・・半導体基板、２・・・・Ｎ十埋込層、３・・
・・エピタキシャル層、４・・・・酸化膜、５・・・・
窒化膜、６・・・・テーパ、７ａｔ７ｂ・・・・溝（Ｕ
溝）、８・・・・チャンネルストッパ層、９・・・・絶
縁膜（酸化膜）、１１・・・・絶縁膜（窒化膜）、１２
・・・・誘電体（ポリシリコン）、１３・・・・酸化膜
、１４・・・・コレクタ引出し口となる拡散層、１５・
・・・ベース用拡散層、１６・・・・エミッタ用−拡散
層、１７・・・・ポリシリコン電極、１８・・・・酸化
膜、２０・・・・ホトレジスト、２１・・・−アルミニ
ウム、２２・・・・ＰＳＧ膜、２３ａ〜２３ｄ・・・・
コンタクトホール。２４・・・・一層目のアルミ配線、
２６・・・・二層目のアルミ配線、２８・・・・三層目
のアルミ配線、２５．２７・・・・層間絶縁膜、２９・
・・・パッシベーション膜、Ｑｘ、Ｑ２・・・・差動形
トランジスタ、Ｑ３・・・・定電流用トランジスタ、Ｑ
４−Ｑ１０・・・・エミッタ・フォロワ用出力トランジ
スタ、Ｒ１−Ｒ５・・・・抵抗、ｑ。 〜ｑ５・・・・トランジスタ形成領域、ｒ１〜ｒ５・・
・・抵抗形成領域、ＵＩＳＯＩ〜ＵＩＳＯ９・・・・Ｕ
溝分離領域、Ｌ１〜Ｌｉｓ・・・・信号線、ＩＬＣ・・
・・内部ロジック回路、ＶＧ・・・・基準電圧発生回路
、ＩＯＣ・・・・入出力回路セル、Ｐ・・・・パッド。 第　５　図 ・第　６　図 第　７　図 第　８　図 第　１１　図 第１２図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面上に形成される回路を構成する素
   子間に溝を掘って誘電体を充填することにより形成され
   た分離領域によって素子間の分離がされるようにされた
   半導体集積回路装置であって、上記分離領域の少なくと
   も一部には導電材が充填され、この導電材によって回路
   の配線が構成されるようにさ九でなることを特徴とする
   半導体集積回路装置。 ２、マスタスライス法によって配線が形成されるように
   され、かつ半導体基板の主面上に形成される回路を構成
   する素子間に溝を掘って誘電体を充填することにより形
   成された分離領域によって素子間の分離されるようにさ
   れた半導体集積回路装置であって、上記分離領域の少な
   くとも一部には導電材が充填さ、れ、と９導電材によっ
   て回路の電源線が構成されるようにされてなることを特
   徴とする特許請求の範囲第１項記載の半導体集積回路装
   置。 ３、上記半導体基板の主面上には、絶縁膜を介して信号
   線となる配線層が多層に形成されてなることを特徴とす
   る特許請求の範囲第２項記載の半導体集積回路装置。 ４、上記電源線は、外部から供給される回路の電源電圧
   を分配する配線の他、回路内において発生された基準電
   圧もしくは定電圧を供給する配線を含むことを特徴とす
   る特許請求の範囲第２項または第３項記載の半導体集積
   回路装置。