JPS6019688B2

JPS6019688B2 - アドレスデコ−ダ

Info

Publication number: JPS6019688B2
Application number: JP52053492A
Authority: JP
Inventors: 俊介迫田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1977-05-10
Filing date: 1977-05-10
Publication date: 1985-05-17
Also published as: JPS53138674A

Description

【発明の詳細な説明】本発明はパルス計数装置に使用して好適なアドレスデコ
ーダに関する。

従来、パルス計数装置として１つのパルスから次のパル
スまでの時間を測定し、その逆数をとり、所定時間を掛
け合わしてこの所定時間内のパルス数を計数するものが
ある。

しかしながら、この様なパルス計数装置では規則的なパ
ルスを計数することはできるが、不規則なパルスを計数
することはできない。

以下、人間の脈拍の測定を例にとって、不規則なパルス
の測定について述べる。

第１図に於いて、１は第２図Ａに示す様な基準パルスを
発生する基準発振器である。

そしてこの蝋燭織物基準バ順を詠晒路２雌給する。

このお周回路地人間の脈拍の概則性はり設けるものである。

即ち、人間の脈拍はその人間の健康状態や、又その人間
が健康であっても平静な時、運動をした時、酒を飲んだ
時等により種々な不規則性が発生するものである。

この不規則性がＮ心拍に１回とし、ぅ形濠洲た場合、粉
周回路２のｎをこのＭこ合わせて、不規則的な脈拍パル
スを計数する際の精度をコントロールしようとするもの
である。この影周回路２の鷺局／机スを第２図Ｂ‘こ示
す。

そしてこの影周パ順勅ウ汐３の計数入力として加える。

一方、４は人間の脈拍を測定して得られる脈拍パルスが
供給される入力端子である。そしてこの入力端子４から
の脈拍パルスを波形整形回路５に供給する。この波形整
形回路は脈拍パルスを波形整形してタイミングパルスＴ
，を作成する。そしてこの波形整形回路５からタイミン
グパルスＴ，を遅延回路６及び６′に供給する。この遅
延回路６はタイミングパルスＴ・から所定時間遅れたタ
イミングパルスＴ２を作成し、このタイミングパルスＴ
２をカウンタ３及びレジスタ７１…・・・７ｎにシフト
パルスとして供給する。又、タイミングパルスＬを遅延
回路６′に供給し、この遅延回路６′からの第２図Ｅに
示すタイミングパルスＴ３をカウンタ３にリセツトパル
スとして供給する。

この為、カウンタ３はタィミングパ収公の間脇る三分周
／ぐ順微を計数する。

そしてカウンタ３の計数出力はタイミングパルスＴ２に
よりｎ個縦続接続されたレジスタ７．・・・…７ｎに順
にシフトされる。

そして之等レジスタ７．・・…・７ｎに貯わえられてい
るカウンタ３の計数出力を加算回路８に供給する。

この加算回路８はタイミングパルスＴＩでリセットされ
ｎ個のレジスタ７．・…・・７ｎの数値を加算する。こ
の為、この加算回路８の出力の計数値はｎ個の脈拍パ順
風存在する影周パ順微となる。

これは上述の説明より明らかな様に、ｎ個の脈拍パルス
の周期の平均周期中の基準パルスの数に等しい。

従って、この加算回路８の計数出力を得ることによりｎ
個の脈拍パルスの平均周期が求められる。そしてこの加
算回路８の計数出力を変換回９に供給し、１分間に於け
る脈拍パルスの計数値（脈数）に変換し、この計数値を
表示回路１０１こ供給し表示するものである。

本発明はこの変換回路９及び表示回路１０を構成するア
ドレスデコーダに関する。

この第３図に於いて、加算回路８の計数出力はラッチ回
路１１に供給される。

このラツチ回路１１及び高速カウンタ１２は加算回路８
と同様にタイミングパルスＴ，でリセットされ、この加
算回路８の新しい計数出力ラッチする。そして高速カウ
ンタ１２は前述の基準パルスよりはるかに早い周波数の
クロックを計数入力として、その計数効果がラツチ回路
のラッチ内容と−敦るまで計数を行う。

すなわち、高速カゥンタ１２はデー外こ対応する入力値
の大きさに応じたパルス数を計算し、２値で出力するカ
ウンタである。そして高速カゥンタ１２の計数出力をア
ドレスデコーダを構成する第１のＲＯＭ１３の列入力線
に接続する。

このＲＯＭ１３は高速カウンタ１２の力によりアドレス
されることによりデータが集中する範囲においてはこま
かく間隔を設定し、他の範囲ではあらく設定された２値
信号を出力する。第４図にこの接続の様子を示す。

なお、第４図ではいわゆるダイオードマトリクス形ＲＯ
Ｍの一行を示しており、図示しない内部アドレス発生器
からの行入力と、高速カウンタ１２からの列入力とによ
りアドレスされる。ここで高速カウソタ１２は９ビット
の計数を行なえる様になっており、この９ビットの出力
を最上位桁から順にフリップフロップ１４ａ・・・・・
・１４ｉに夫々供給する。ここで説明の便宜の為、実際
の数値を割当てて説明を行う。まず基準発振器１の基準
パルスの周波数を１００ＨＺとし、加算回路８の計数出
力をＱとする。すると脈拍数３は８：響。

ｘ６ｏ＝６ｏｏｏ／Ｑ．・・【１１となる。第
１表にはのいくつかの数値に対する８の数値を示す。

表１第４図に示すものは１例としてＱ＝６０の場合の第
１のＲＯＭ内の接続を示すものである。

この時、フリップフロツプ１４ａ…・・・１４ｉの入力
電圧は２進数（０００１１１１００）に対応して夫々“
０”，‘‘０，’，‘‘０’、‘‘１’’，‘‘１”，
‘‘１’１，‘‘１’’，‘‘○”，・“０”となる。
そして出力用フリツプフロツプ１５，の入力端子をダイ
オード１６ａを介してフリップフロップ１４ａの補出力
端子Ｑに、ダイオード１６ｂを介してフリツプフロツプ
１４ｂの補出力端子Ｑに、ダイオード１６ｃを介してフ
リツプフロツプ１４ｃの補出力端子Ｑに、ダイオード１
６ｄを介してフリップフロップ１４ｄの正規出力端子Ｑ
に、ダイオード１６ｅを介してフリツプフロツプ１４ｅ
の正規出力端子Ｑに、ダイオード１６ｆを介してフリッ
プフロップ１４ｆの正規出力端子Ｑに、ダイオード１６
ｇを介してフリツプフロツプ１４ｇの正規出力端子Ｑに
、ダイオード１６ｈを介してフリツプフロップ１４ｈの
桶出力端子Ｑに、ダイオード１６ｉを介してフリツプフ
ロツプ１４ｉの補出力端子Ｑに接続する。

この時、出力用フリップフロツプ１５，のダイオード１
６ａ……１６ｉが夫々非導通となる為、入力は“１”と
なり正規出力は“１”となる。このフリツプフロツプ１
５，の正規出力は高速カウンタ１２の出力が（０００１
１１１００）となった時のみ“１”となる。

ここでフリップフロツプ１５．・・…・１５ｎはＱの種
々の値に対応する出力フリツプフロップである。そして
之等フリツプフロツプ１５，……１５ｎはタイミングパ
ルスＴ，によりリセットされる。例えばフリップフロッ
ブ１５２は２進数（００１０００１１１）に対応し、フ
リツプフロツプ１５３は２進数（００１０１１１００）
に対応し、フリップフロップ１５４は２進数（００１
１００１００）に対応する様になされる。

そしてこのフリツプフロップ１５，は正規出力をアンド
ゲート１７，の一方の入力として供給し、このアンドゲ
ート１７，の否定入力端子にはフリツプフロツプ１５２
の正規出力を入力として供給する。

又、フリッブフロップ１５２の正規出力をァンドゲー
ト１７２の一方の入力として供給し、このァンドゲー
ト１７２の否定入力端子にはフリップフロップ１５３の
正規出力を入力として供給する。そしてフリップフロッ
プ１５３の正規出力をアンドゲート１７３の一方の入力
として供給し、このアンドゲート１７３の否定入力端子
にはフリツプフロツプ１５４の正規出力を入力として供
給する。又、フリツプフロップ１５４の正規出力をア
ンドゲート１７４の一方の入力として供給し、アンド
ゲート１７４の否定入力様子にはフリップフロップ１
５５の正規出力を入力として供給する。以下同様になさ
れ、フリツプフロツプ１５ｎの正規出力をアンドゲート
１７ｎの一方の入力としてのアンドゲート１７ｎの否定
入力端子を常に“０”状態にしておく。

そして之等アンドゲート１７．・・・・・・１７ｎの出
力をアドレスデコーダを構成する第２のＲＯＭ１８の行
入力端子１８．・・・・・・１８ｎに供給する。このＲ
ＯＭ１８はこの行入力端子１８．・・・・・・１８ｎが
“１”となる毎に、各々１００，８５６５，６０，５
５……なる表１に於けるＰの値に対応する列出力を発生
する。この列出力は３個の日の字状パターンをもつ表示
素子１９に於ける表示用コード（ＢＣＤコード）とな
されている。

そしてこの列出力をラツチ回路２０を介して表子素子１
９に供給する。之等ラッチ回路２０のリセットパルスと
してはタイミングパルスＴ，を遅延回路２１により所定
時間遅らせて機給する。この為、之等変換回路９及び表
示回路１０の動作としては、まずタイミングパルスＴ，
によりラッチ回路１１及び高速カウンタ１２が動作し、
第１のＲＯＭの行の出力線を選び出す。

一例としてＱ＝９５とするとフリツプフロツプ１５，，
１５２，１５３の出力は高速カウンタ１２の計数と
共に次々と“１”となる。しかしフリツブフロップ１５
４の出力はＱ＝１００の時しか“１”とならないから“
０”のままである。この為、アンドゲート１７・，１７
２．１７３の出力は‘‘０”でアンドゲート１７４の出
力は“１”となる。この為、ＲＯＭ１８の行出力として
８＝６５の表示出力信号がラツチ回路２川こ供総合され
る。このラッチ回路２０は高速カウソタ１２がその計数
を終る時間より充分後でリセットされて、ＲＯＭ１８の
新たな表示出力信号をラッチ回隣２０を介して表示素子
１９に供給する。ここで第１表に於けるＱの値は人間の
脈拍数３の頻度によって主に選択される。データの集中
する例えば８：１００に対応するＱの範囲は６０〜７１
というようにこまかく間隔を設定し、またデータの集中
しない例えばＢ＝５５に対応するＱの範囲は１０９〜１
５０というようにあらく間隔を設定している。又、第（
１｝式に示す様にＱと８は反比例するのでＱの値が小の
時はＱの変化に対して３の変化は大きく、Ｑの値が大の
時はＱの変化に対し３の変化は４・さし、為、Ｑの値が
小の時は比較的密に８の値を選択し、Ｑの値が大の時は
比較的粗にＱの値を選択する様にすることは容易に理解
できよう。

又、第３図に於ける変換回路９及び表示回路１０の別な
実施例を以下に示す。即ち、第５図に於いて、ＲＯＭ１
３の行出力線をオアゲート２５の力端子に接続し、この
オアゲート２５の出力をカウンタ２６に供給する。

このカウンタ２６はタイミングパルスＴ，によりリセツ
トされるもので、ＲＯＭ１３の行出力が“１”となる毎
に発生するパルスの個数を教え、その計数出力をデコー
ダ２７に供聯合する。このカウンタ２６の計数出力は前
述のアンドゲート１７１，１７２，１７３，１７４……
１７ｎに対応している。即ち、一例としてこのカリン夕
２６の計数出力がＩＱ隼数４であった場合はアンドゲー
ト１７４の出力が“１”である場合に対応する。そして
デコーダ２７はＲＯＭ１８の行入力線の入力端子１８４
を“１”にする。以下第３図に於けると同様にして表示
がなされる。上述の様に本発明アドレスデコーダは、ラ
ツチ回路１１及び高速カウンタ１２を用いるＲＯＭ１３
の列入力線の選択を行っているので、ＲＯＭ１３に対す
るェンコーダの簡略化を行うことができる。

即ち、表１に於いてｑ！６０，７１，９２，１００，１
０９，１５０という様に設定して第１のＲＯＭ１３を構
成している。

この為、Ｑの値が上述の数値以外であった場合、例えば
Ｑ＝９５の場合には。＝９２の場合と同様になり、０＝
６５と表示される。この様に、本発明によるアドレスデ
コーダはＱの値がＲＯＭ１３内で設定された値以外であ
った場合、例えば９２＜Ｑ＜１００であった場合Ｑ＝９
２の場合と同様の動作を行う。この様に本発明アドレス
デコーダは必ずしも多数のアドレスを用意する必要はな
く、必要に応じてアドレスの数を減らすことができる。
この為、アドレスの簡略化が可能であり、回路構成も簡
略化できる。例えば上述の実施例に於いては、アドレス
の数、即ちはの値の数は人間の脈拍数８の頻度とＱと８
とが反比例の関係にあることから定まる。

【図面の簡単な説明】

第１図は本発明によるアドレスデコーダを使用して好適
なパルス計数装置、第２図は第１図を説明する為の波形
図、第３図は本発明アドレスデコーダの一実施例を示す
構成図、第４図は第３図の要部を説明する為の接続図、
第５図は本発明アドレスデコーダの他の実施例を示す構
成図である。１１はラッチ回路、１２は高速カウンタ、１３は第１の
ＲＯＭ、１８は第２のＲＯＭである。第１図第２図図の船図寸船図山雛

Claims

【特許請求の範囲】

１データに対応する入力値の大きさに応じたパルス数
をカウントし、２値で出力するカウンタと、このカウン
タの出力によりアドレスされ、アドレスされることによ
り上記データが集中する範囲においては、こまかく間隔
を設定し、他の範囲ではあらく設定された２値信号を出
力する第１のＲＯＭと、この第１のＲＯＭの領域に応じ
て順次出力信号を発生する複数の検知手段と、これら出
力信号を発生した検知手段を選択する選択手段と、この
選択手段によりアドレスされる第２のＲＯＭとよりなり
、上記入力値がどの上記範囲にあるかを検知し当該範囲
の代表値を出力して表示するために用いるアドレスデコ
ーダ。