JPS601944A - 位相補正回路 - Google Patents
位相補正回路Info
- Publication number
- JPS601944A JPS601944A JP10882483A JP10882483A JPS601944A JP S601944 A JPS601944 A JP S601944A JP 10882483 A JP10882483 A JP 10882483A JP 10882483 A JP10882483 A JP 10882483A JP S601944 A JPS601944 A JP S601944A
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- Japan
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- clock
- channel
- phase
- channels
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- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0676—Mutual
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0053—Closed loops
- H04L2027/0055—Closed loops single phase
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0063—Elements of loops
- H04L2027/0067—Phase error detectors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）９発明の技術分野
本発明は位相補正回路に係り、特に同期形時分割多重通
信方式に於いて多重化しようとするチャンネルの位相を
自動的に補正する回路に関するものである。
信方式に於いて多重化しようとするチャンネルの位相を
自動的に補正する回路に関するものである。
（ｂ）、従来技術と問題点
同期形時分割多重通信方式に於いて多重化しようとする
チャンネルの位相を自動的に補正する従来の方法にスタ
ッフ・マックス法がある。
チャンネルの位相を自動的に補正する従来の方法にスタ
ッフ・マックス法がある。
スタッフ・マックス法は、どの低次群信号よりも僅かに
速い速度のクロックで入力信号を読み出すことにより読
み出しクロックに同期させる方法で、読み出しクロック
と低次群信号クロックとの差は時々余分のパルス（スタ
ッフパルスとバう）を挿入付加するごとにより埋め合わ
せる。
速い速度のクロックで入力信号を読み出すことにより読
み出しクロックに同期させる方法で、読み出しクロック
と低次群信号クロックとの差は時々余分のパルス（スタ
ッフパルスとバう）を挿入付加するごとにより埋め合わ
せる。
此の様に網同期を確立する場合各局のクロックが微妙に
異なる為スタッフする必要があるが、此の方法では周知
の様にハード規模が大きくなると云う欠点がある。
異なる為スタッフする必要があるが、此の方法では周知
の様にハード規模が大きくなると云う欠点がある。
（Ｃ）９発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
完全な従属同期クロックを使用して多数のチャンネルを
多重化する為に各チャンネル間の位相を自動的に一致さ
せる位相補正回路を提供することである。
完全な従属同期クロックを使用して多数のチャンネルを
多重化する為に各チャンネル間の位相を自動的に一致さ
せる位相補正回路を提供することである。
（ｄ）６発明の構成
上記の目的は本発明によれは、各チ４・ンネルのクロッ
クと基準クロックとの位相差を比較する位相比較器及び
前記位相比較器出力により半ヒント遅延回路を挿入又は
除去する機能を有する自動位相制御回路より構成される
ことを特徴とする位相補正回路を提供することにより達
成される。
クと基準クロックとの位相差を比較する位相比較器及び
前記位相比較器出力により半ヒント遅延回路を挿入又は
除去する機能を有する自動位相制御回路より構成される
ことを特徴とする位相補正回路を提供することにより達
成される。
（ｅ）、″発明の実施例
第１図は本発明の一実施例を示す図である。
図中、ＩＦＩ、ＩＦ２、ＩＦ３．１ド４．２Ｆ１．２Ｆ
２．２Ｆ３．２Ｆ４は夫々Ｄ形フリップ・フロップ、Ａ
φＣ１、ＡφＣ２、ＡφＣ３は夫々自動位相制御器、Ｐ
ｃｔ、ＰＯ２、ＰＯ２は夫々位相比較器、ＩＮＶはイン
パークである。
２．２Ｆ３．２Ｆ４は夫々Ｄ形フリップ・フロップ、Ａ
φＣ１、ＡφＣ２、ＡφＣ３は夫々自動位相制御器、Ｐ
ｃｔ、ＰＯ２、ＰＯ２は夫々位相比較器、ＩＮＶはイン
パークである。
第２図の（ａｌは本発明に依る自動位相制御囚人φＣの
一実施例を示す図であり、（ｂｌは本発明に依る位相比
較器ｐｃの一実施例を示す図である。
一実施例を示す図であり、（ｂｌは本発明に依る位相比
較器ｐｃの一実施例を示す図である。
図中、Ｇｌ、Ｇ２はアンド・ゲート、Ｇ３はオア・ゲー
ト、ＤＬは半ビツト遅延回路、ＩＮは入力端子、ＯＵＴ
は出力端子、Ａ、Ｂは人々制御端子、ＥＸ−ＯＲは排他
的オア・ゲート、Ｒは抵抗、Ｃはコンデンサ、ＡＭＰは
演算増幅器、Ｖｓは基準電圧である。
ト、ＤＬは半ビツト遅延回路、ＩＮは入力端子、ＯＵＴ
は出力端子、Ａ、Ｂは人々制御端子、ＥＸ−ＯＲは排他
的オア・ゲート、Ｒは抵抗、Ｃはコンデンサ、ＡＭＰは
演算増幅器、Ｖｓは基準電圧である。
第３図及び第４図は本発明の一実施例の動作を説明する
為の図である。
為の図である。
今４チャンネルの場合を例に取って説明する。
第３図は４個のチャンネルのデータ及びクロックを示し
ている。■は第１チヤンネルのデータ、■は第１チヤン
氷ルのクロック、■は第２チヤンネルのデータ、■は第
２チヤンネルのクロック、■は第３チ４・ンネルのデー
タ、■は第３チヤンネルのクロック、■は第４チヤンネ
ルのデータ、■は第４チヤンネルのクロックである。尚
データは最初のＤ形フリップ・フロップＩＦＩ、ＩＦ２
、ＩＦ３、ｌＦ４の出力Ｑを表している。
ている。■は第１チヤンネルのデータ、■は第１チヤン
氷ルのクロック、■は第２チヤンネルのデータ、■は第
２チヤンネルのクロック、■は第３チ４・ンネルのデー
タ、■は第３チヤンネルのクロック、■は第４チヤンネ
ルのデータ、■は第４チヤンネルのクロックである。尚
データは最初のＤ形フリップ・フロップＩＦＩ、ＩＦ２
、ＩＦ３、ｌＦ４の出力Ｑを表している。
第３図に示す様に各チャンネル間に少しづづ位相の差（
但し周波数は同一とする）がある。
但し周波数は同一とする）がある。
此の様な場合、任意のチャンネルのクロック例えば第４
チヤンネルのクロックを仮に基準にとると、第１チヤン
ネルの二番目のＤ形フリップ・フロップ２Ｆ１の入力が
正しく打ち抜けない。従って最初のＤ形フリップ・フロ
ップと二番目のＤ形フリップ・フロップの間に適当な遅
延回路を設けてデータを遅延させる必要がある。
チヤンネルのクロックを仮に基準にとると、第１チヤン
ネルの二番目のＤ形フリップ・フロップ２Ｆ１の入力が
正しく打ち抜けない。従って最初のＤ形フリップ・フロ
ップと二番目のＤ形フリップ・フロップの間に適当な遅
延回路を設けてデータを遅延させる必要がある。
即ち位相比較器ＰＣにより第４チヤンネルのクロックと
其の他のチャンネルのクロックを比較し、或クロックは
其の侭、或クロックは位相を半ピント遅延させることに
より正確にデータの打ち抜くことが出来る。
其の他のチャンネルのクロックを比較し、或クロックは
其の侭、或クロックは位相を半ピント遅延させることに
より正確にデータの打ち抜くことが出来る。
第２図の（ｂｌに示す位相比較器ｐｃに於いて、基準と
なる第４チヤンネルのクロックと其以外のチ４・ンネル
のクロックがゲートＥ Ｘ −ＯＲに入力され、其の出
力パルスを抵抗ＲとコンデンサＣから成るフィルタで平
滑して演算増幅器ＡＭＰに入力し、基準電圧Ｖｓ （出
力パルスの半値の電圧）と比較される。此の様に、して
演算増幅器ＡＭＰ出力にクラッチ信号を得ることが出来
る。
なる第４チヤンネルのクロックと其以外のチ４・ンネル
のクロックがゲートＥ Ｘ −ＯＲに入力され、其の出
力パルスを抵抗ＲとコンデンサＣから成るフィルタで平
滑して演算増幅器ＡＭＰに入力し、基準電圧Ｖｓ （出
力パルスの半値の電圧）と比較される。此の様に、して
演算増幅器ＡＭＰ出力にクラッチ信号を得ることが出来
る。
第４図の（１）は、第３図の第１チヤンネルのクロック
との比較を示す図で、位相が１８０度づれている場合を
示すもので、実線で示すフィルタ出力の平滑された電圧
は基準電圧Ｖｓより大きいので、演算増幅器ＡＭＰ出力
のＡ端子は”Ｈｉｇｈ”で、Ｂ端子は”Ｌｏｗ″となる
。
との比較を示す図で、位相が１８０度づれている場合を
示すもので、実線で示すフィルタ出力の平滑された電圧
は基準電圧Ｖｓより大きいので、演算増幅器ＡＭＰ出力
のＡ端子は”Ｈｉｇｈ”で、Ｂ端子は”Ｌｏｗ″となる
。
第４図の（２）は第３図の第２チヤンネルのクロックと
の比較を示す図で、実線で示すフィルタ出力の平滑され
た電圧は基準電圧Ｖｓより小さいので、演算増幅器ＡＭ
Ｐ出力のＡ端子はＬＯＷ″で、Ｂ端子は”Ｈｉｇｈ″と
なる。
の比較を示す図で、実線で示すフィルタ出力の平滑され
た電圧は基準電圧Ｖｓより小さいので、演算増幅器ＡＭ
Ｐ出力のＡ端子はＬＯＷ″で、Ｂ端子は”Ｈｉｇｈ″と
なる。
第４図の（３）は同様に第３図の第３チヤンネルのクロ
ックとの比較を示す図で、実線で示すフィルタ出力の平
滑された電圧は基準電圧ＶＳより小さく演算増幅器へＭ
Ｐ出力のＡ端子は“ＬＯＷ”となり、Ｂ端子は“Ｈｉ
ｇ ｂ ”となる。
ックとの比較を示す図で、実線で示すフィルタ出力の平
滑された電圧は基準電圧ＶＳより小さく演算増幅器へＭ
Ｐ出力のＡ端子は“ＬＯＷ”となり、Ｂ端子は“Ｈｉ
ｇ ｂ ”となる。
次に此の様な演算増幅幸ＡＭＰ出力は第２図の（ａｌに
示す自動位相制御器ＡφＣに印加される。
示す自動位相制御器ＡφＣに印加される。
入力端子ＩＮに印加されたデータ信号は端子Ａが“Ｈｉ
ｇ ｈ”の時は其の侭出力され、端子Ａが“Ｌｏｗ”
の時は遅延回路ＤＬにより半ビツト遅延して出力される
。
ｇ ｈ”の時は其の侭出力され、端子Ａが“Ｌｏｗ”
の時は遅延回路ＤＬにより半ビツト遅延して出力される
。
此の様に任意のチャンネルのクロックと比較し、位相を
半ビツト遅延したり、しないごとにより位相を補正する
ことが出来る。
半ビツト遅延したり、しないごとにより位相を補正する
ことが出来る。
（「）０発明の効果
以上詳細に説明した様に本発明によれば、完全な従属同
期クロックを使用して多数のチャンネルを多重化する為
に各チャンネル間の位相を自動釣に一致させる位相補正
回路を実現化出来ると云う大きい効果がある。
期クロックを使用して多数のチャンネルを多重化する為
に各チャンネル間の位相を自動釣に一致させる位相補正
回路を実現化出来ると云う大きい効果がある。
第１図は本発明の一実施例を＞Ｊ＜ ｊ’図である。
第２図のｆａ＋は本発明に依る自動位相制御器ＡφＣの
一実施例をボず図であり、（ｂ）は本発明に依る位相比
較器ｐｃの一実施例を示す図である。 第３図及び第４図は本発明の一実施例の動作を説明する
為の図である。 第 １ 口
一実施例をボず図であり、（ｂ）は本発明に依る位相比
較器ｐｃの一実施例を示す図である。 第３図及び第４図は本発明の一実施例の動作を説明する
為の図である。 第 １ 口
Claims (1)
- 各チャンネルのクロックと基準クロックとの位相差を比
較する位相比較器及び前記位相比較器出力により半ビツ
ト遅延回路を挿入又は除去する機能を有する自動位相制
御回路より構成されることを特徴とする位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10882483A JPS601944A (ja) | 1983-06-17 | 1983-06-17 | 位相補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10882483A JPS601944A (ja) | 1983-06-17 | 1983-06-17 | 位相補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601944A true JPS601944A (ja) | 1985-01-08 |
Family
ID=14494457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10882483A Pending JPS601944A (ja) | 1983-06-17 | 1983-06-17 | 位相補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6372232A (ja) * | 1986-09-16 | 1988-04-01 | Mitsubishi Electric Corp | デイジタル多重化装置 |
-
1983
- 1983-06-17 JP JP10882483A patent/JPS601944A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6372232A (ja) * | 1986-09-16 | 1988-04-01 | Mitsubishi Electric Corp | デイジタル多重化装置 |
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