JPS60189056A - コンピユ−タシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明はコンピュータメモリの共用システムに関するも
ので、とくにそれぞれ別個にアドレス可能な領域に電子
的に分割されたコンピュータメモリの共用システムに係
わるものである。

［従来の枝術］ 従来のコンピュータシステムにおいては、各プロセッサ
間の通信はデュアルボーＩ・型のメモリを用いて実行さ
れている。　このようなシステム・においては、２個以
Ｉ−のプロセッサが共通のメモリから読出しおよび書込
みを行なう機能をソ１１えており、これによりプロセッ
サ間でメツセージを通過させることか可能である。　す
なわち、一方のプロセンサによりノ（通メモリ内の所）
Ｊトの位置へメンセージを潜込み、他方のプロセンサに
よって当該位置を読出してメツセージを検索する　また
従来のマイクロプロセッサは、はとんとの場合、論理回
路による「待機」機能を持っており、これにより、メモ
リのアクセスを放棄するように構成されている。　この
「待機」信号は、前記マイクロプロセッサのうちの一つ
を第一のマイクロプロセンサとした場合、他の一つのマ
イクロプロセッサである第二のマイクロプロセ・ンサに
より生成ぶれ、第一のマイクロプロセンサにより受信さ
れる。　このような信号に応答して、第二のマイクロプ
ロセッサかメモリアクセスを完ｒするまで。

第一のマイクロプロセッサは待機する。　このような機
能は逆にも行なわれる。

本発明はシステムのデュアルポート化をＯｆ能にするも
ので、一方のマイクロプロセンサは「待機」機能をもた
ず、またメモリは１に手酌に分離されたアドレス可能領
域に分割された構成としている。　本発明はさらに、こ
のようなシステムにおける一一力のマイクロプロセンサ
が現イｆアクセス中でないメモリ領域を、他力のマイク
ロプロセッサかアクセスする場合に、前記−ブノのマイ
クロプロセッサに「待機」信じを送出することなくこれ
を実行することを可能にするものである。

［発明の概要］ 本発明によるコンピュータシステムは、それぞれアドレ
ス可能なインストラクション領域とアドレス１〕！能な
データ領域とに′電子的に分離されているメモリを共用
するような、少なくとも２個のプロセッサをイノするも
ので、第一・のプロセッサは１−１４領域のいずれか一
方を選択的にアクセスすることが可能であり、第二のプ
ロセッサは、第一のプロセンサかアクセス中でない方の
領域をアクセス可能である　また、たとえば公知のタイ
レフ］・メモリアクセス（ＤＭＡ）システムの場合は、
ＤＭＡを要求することによって通７θは第″のプロセン
サはメモリの制御を放棄するようにしているが、本発明
においては、第一のプロセンサによってアクセス中でな
いメモリｘｌ域をＤＭＡによってアクセスする場合には
、第一・のプロセ、すにそのメモリアクセスを続行させ
ることかできる。　この場合、第一のプロセッサはメモ
リに対する制御を放棄する機能を＋１だないため、第ニ
、のプロセンサは第一・のプロセッサのメモリアクセス
を中断させることかできないか、第二のプロセンサは第
一のプロセッサかメモリをアクセスしていることを表わ
す「待機」信号に応答して、そのメモリに対する制御を
放棄する機能をもつ、　このような構成における第一の
プロセ、すは、データ領域がアクセスされていないこと
を表わす信号を発生する。

第二のプロセッサはこれがデータ領域をアクセスしたい
ことを表わすメモリ要求信号を発して論理回路に入力す
る。　このようなメモリ要求信号が、第一のプロセッサ
かデータ領域をアクセスしていないことを表わす信号と
ともに人力すると、第二のプロセンサはデータ領域をア
ドレスすることか１１ｆ能な状Ｗ１となる。　第一のプ
ロセンサがデータ領域をアクセス中の場合には「待機」
信壮が前記論理回路を介して発生して、第二のプロセッ
サに送出され、かくて第一＝、のプロセンサはメモリア
クセスにそなえて待機する。

所望ならば前記第二のプロセッサに代えて。

適当なりＭＡ装置、典型的にはディスク用のコントロー
ラその他の周辺装置をイＩするＤＭＡ装置を用いてもよ
い。

［発明が解決しようとする問題点ｌ Ｊ―記のごとく本発明の第一の目的は、それぞれ別個に
アドレスＯｆ能な領域に電子的に分割されたメモリを第
一および第二のプロセッサ間で共用するに際して、第一
・のプロセッサの動作を中断させることなく、この第一
のプロセッサによりアクセス中でないメモリ領域を第二
のプロセッサがアクセスしうるようにすることにある。

本発明の第二の目的は、メモリの制御を放棄する機能を
イｊするプロセッサが、そのような機能を治しないプロ
セッサとメモリを共用することをｒｒ（能にすることに
ある。

本発明の第二の目的は、それぞれが別個にアクセス可能
な領域に電子的に分割されたメモリのＤＭＡシステムに
おけるディジタル装ｙ１にメモリを共用させ、第一のプ
ロセッサによってアクセス中でない領域をＤＭＡ装置６
がアクセスしうるようにすることにある。

本発明の第四の目的は、どのようなりＭＡ装置にも、制
御を放棄する機能をもたないプロセッサとメモリを共用
することができるようにすることにある。

［実施例］ 以下本発明の一実施例を添伺の１２面とともに説明する
。

本発明はメモリの；ＩＪＩ御を放棄するための手段を備
えていないプロセッサとともに用いるメモリのデュアル
ポート化を１１丁能にするものである。

ｉ　１　ｌ閾において、プロセッサ２０（第一のマイク
ロプロセッサ）はテキサス・インスツルメンツ礼（以−
ＦＴＩ社という）製のＴＭＳ　３２０型マイクロプロセ
ツサにより構成され、このプロセ、す２０はメモリの制
御を放棄する機能を持たないプロセッサである。　また
プロセンサ３０（第二二のマイクロプロセッサ）はイン
テル社製　の８０８８型プロセツサにより構成され２本
実施例においてはＴＩ社のプロフェッショナルコンピュ
ータに使用されているものを用いる。　ただしこれら第
一および第二のマイクロプロセンサの機種や型式の選択
は単なる設計１−の問題にすぎず、適宜の他のプロセン
サを用いてもよい。

プロセンサ２０はインストラクション用のランダムアク
セスメモリ（ＲＡ　Ｍ）　、Ｉｌａと同じくインストラ
クション用のリードオンリーメモリ（ＲＯＭ）１４とを
）１「１次後続しているとともに、アドレスレジスタ１
３からめアドレス川マルチプレクサ１７Ｊよびデータ川
のパス２２を介してデータＲＡＭｌ１ｂと接続されてい
る。　これらインストラクションＲＡＭ１１ａおよびデ
ータＲＡ　Ｍ　ｌｌｂは、それぞれが別個にアクセス１
′ｉｆ能となるように電子的に分割された単一のＲＡＭ
によりこれを構成してもよく、あるいはこれらＲＡＭを
ｎ゛いに物理的に別個のもので構成し、てもよい、　バ
ッファ１２の一端はバヌ２３およびプロセンサ２０とＲ
ＡＭ１１ａとに接続されている。　ハス２２はバッファ
１８にも接続され。

／ヘス２３は／ヘツファ１９に接続されている。　この
バッファ１９の一端はプロセ、す３０に接続されている
、　このプロセッサ３０はパス２１を介してア）・レス
用のマルチプレクサ１７に接続されている。　木丈施例
では、　ＲＡ　Ｍ　ｌｌａ、’　ｌｌｂはＩＮＭＯ５１
４２０型、ＲＯＭ１４はＴ　Ｉ　７４５４７２型、バッ
ファ１２はＴ　Ｉ　７４ＬＳ２４５型、アドレスレジス
タ１３はＴ　Ｉ　７４ＬＳ１６９型、バ、ファ１６はＴ
　Ｉ　７４ＬＳ２４４ノ（ワ、マルチプレクサ１７はＴ
”　Ｉ　７４ＬＳ２５７型、パ、ファ１８．１９はＴ　
Ｉ　７４ＬＳ３７４型を用いてそれぞれ構成されている
　ただしこれら回路素子の逆折は巾なる設計トの問題に
過ぎず、他の適当な素子に代えてもよい。

第２Ａ図乃至第２Ｃ図に示す構成は、本発明のＩＢＭ八
機へを′美行するための回路である。　図中、信−）の
反転は各イｔ）潟を表わす符号のあとに「−」を伺して
小しである。　図示の構成において第二のマイクロプロ
センサ３０からの４Ａ号ＰＣＬＫはフリ７プ・フロンツ
ブ４６のクロアクとなり、またこの第丁−のマイクロプ
ロセッサからの信けＡＭＷＣ−、ＭＲＤＣ−はＮＡＮＤ
ケ−１・３４に人力されるとともに、インバータ３９．
４１によりそれぞれ反転される　さらに第二のマイクロ
プロセッサからのイ１−１号ＲＦＳＨはイン／・−タ３
３により反転ｙれ、　ＮＡＮＤゲート３５の一力の人力
として印加される。−力、比１咬器３２　（Ｔ　Ｉ　５
Ｎ７４ＬＳ８５）はスイッチＳＷＩからの各入力を一方
の組の人力として受け取り、スイフチＳＷＩはその接点
かすべて閉成されている時は人力として２進数の［０」
を表わすこととする　また、第一のマイクロプロセンサ
３０からのアドレス信ケＡＤＤ１５〜ＡＤＤ　１８によ
り他方の組の入力を発生し、アドレス信号ＡＤＤ　１９
により前記比較器３２を動作可能状態とし、スイフチｓ
Ｑ＋からの出力とアドレスＡＤＤ　１５〜１８からの出
力か等しい場合に出力を発生する　この比較器３２の出
力は単にアクセスが現在行なわれていることを示すもの
である。　比較器３２からの出力はＮＡＮＤケート３５
に人力ごれ、インバータ３３およびＮＡＮＤケーＩ・３
４からの出力はＮＡＮＤゲート３５の他方の人力として
印加され、このＮＡＮＤケ−１・３５の出力はインバー
タ３６により反転される。　また第二、のマイクロプロ
センサ３０からのアドレス（７□じＡＤＤＯＯはインバ
ータ４２により反転され、　ＮＡＮＤケート３４の出力
はデータＲＡ　Ｍ　ｌｌｂのアクセスを要求する第二の
マイクロプロセンサ３０からのメモリ要求信号となる。

　このメモリ要求信号ＭＥＭＲＱの波形を第３図に示す
。

インバータ３６からの出力はフリンプ書フロップ４［（
、４７のクリア入力に接続されるとともに、　ＡＮＤゲ
ーＩ・４４への一〕Ｊの入力となる。　このＡＮＤゲー
ト４４への他方の人力は第Ｔ−のマイクロプロセンサ３
０から発したイネーブル信号である。　このＡＮＤケー
Ｉ・４４の出力はフリ７プ・フロツグ４６のＤ入力とな
り、１咳フリンプ・フロツグ４６のＱ出力はフリ２プ・
フロツグ４７の０人力となる。゛、該フリップ・フロ６
．プ４７のＱ出力は信号５ＹＮＣＲＱとなる。この信号
５ＹＮＣＲＱの波形を第３図に示す、第一のマイクロプ
ロ、セサ２０からのクロック信じ−ＣＫＯ１ｌＴの反転
信号であるＧＫＯＵＴ−は、メモリ要求信号ＭＥＭＲＱ
をすでに受けているフリ、プ・フロップ４θの状！島に
応してフリ、プ・フロ、プ４７を反転させる点にここで
はｎ　＊、を払う心安かある。

このメモリ′授求信号ＭＥＭＲＱは、第二のマイクロプ
ロセッサ３０からのクロンク信号ＰＣＬＫに応じてフリ
７．プ・フロップ４６の状態かフリ・ツブ・フロツグ４
７に移される際に反転する。そしてこのフリツプ・フロ
ップ４７には、クロンク信吋の反転信号ＧＫＯＵＴ−が
同期クロツク値りとして供給されていて同期化メモリ要
求値１７５ＹＮＣＲＱが出力される。　この間期化メモ
リ要求信号５ＹＮＣＲＱはＡＮＤゲート４８の−・力の
入力として印加され、このＡＮＤゲート４８の他力の人
力には、第３図に示すような第一のマイクロプロセンサ
２０から発せられたべ１１号にＥＮ−かイ共給され、該
信号の状Ｆｎ′ｌに応してデータＲＡ’Ｍｌｌｂかアク
セス中かアクセス中でないかを示す、　ＡＮＤケート４
８の出力はフリップ・フロツグ５１の５人力に接続され
、このフリ、プ◆フロンプ５１のＱ−出力はＡＮＤケ−
１・５３の一力の人力となり、ＡＮＤケ−１・５３の他
力の人力は信号ＭＥＮ−である。　クリップ・フロップ
５１のＱ−出力はＮＡＮＤケ−１・３７の一方の人力と
なり、　ＮＡＮＯケー）・３７の他方の入力は前述した
ＡＮＤケート４４の出力である。

ＡＮＤゲート４４の出力は第二のマイクロプロセッサ３
０からのメモリ要求を表わしており、フリ７プ・フロツ
グ５１からのＱ−出力は通常品レヘルであり、　ＮＡＮ
Ｄゲート３７へのＡＮＤケ−１・４４の出力と結合する
ことにより、第二のマイクロプロセッサ３０への待ａ信
号か高レベルとなり、この状態ではＲＡ　Ｍ　ｌｌｂが
実際にアクセスされることはない。

しかしながら、信号ＭＥＮ−が高レベルでフリップφフ
ロ、プ５１がセットされた場合には、このクリ、プ・フ
ロップ５１のＱ−出力は低レベルとなって待機信号ＷＡ
ＩＴも低レベルになり、天際にメモリアクセスを行なう
ことができるようになる。

ＡＮＤゲート５３からの出力は：　ＡＮＤゲート′５７
゜５９、８２．８４の各入力に供給され、信′Ｆ７ＡＭ
ＩＩＩＣはＡＮＤケ−１−５７，６２，５５の各人力に
供給され、信号Ｍｌ’ｉＤＣはＡＮＤゲート５９の入力
に供給される。　第一のマイクロプロセ・ンサ２０から
の信−；−ＧＫＯＵＴはＡＮＤゲー１−５８．５７の各
入力に供給され、第一／）マイクロプロセッサ２０から
の信号ＤＥＮはＡＮＤゲート５８の人力となり、第一の
マイクロプロセッサ２０からの信号−Ｅは各ＡＮＤケ−
１−５６，６１，８３の入力となる。　第一のマイクロ
プロセッサ２０からのイア、ｌＤＭＳＥＬはＡＮＤゲー
ト５Ｂ、　５８．１３１．８３の各入力となる。　信−
５づＡＤＤＯＯ−はインバータ５４により反転され、ゲ
ート６２の　人力となる。　ＡＮＤゲー；・５Ｊ　５？
、　５８゜５９の出力はすべてＮＯＲゲート６抹麩力さ
れる。このＮ（ＩＩＲゲート６５の出力信号ＩＩＲＣ５
−は第３図に示すような波形を有するもので、データメ
モリＩｌｂのチップセレク１−（Ｃ３）端子（図示せず
）への人力として使用される。　ＡＮＤケート６１．ｆ
ｉ２の各出力はＮＯＲゲート６６の入力となる。　この
ＮＯＲゲーＩ・６６の出力信号ＤＲＷＥＯ−は第３図に
示すような波形を有する。　ＡＮＤケ−１−６３，８４
からの出力はＮＯＲケ−１・６７への人力となる。　こ
のＮＯＲゲ−１・６７の出力信号ＤＲＷＥ　Ｉ−の波形
を第３図に示す、　信号ＤＲＷＥＩ−，ＤＲＷＥＯ−は
前述したデータＲＡＭ１．１ｂの書込みイネーブル入力
となる。

次に本発明の一実施例の動作について説明する。

まず、第二のマイクロプロセッサ３０がメモリ要求信号
ＭＥＭＲＱを送出してデータメモリｌｌｂのアクセスヲ
要求しており、第一のマイクロプロセンサ２０はインス
Ｉ・ラクションＲＡＭ１１ａを参照中であるものとする
。　この場合ＡＮＤゲート４４が第ニーのマイクロプロ
セ・ンサ３０によりイネーブル状態にあるときは、該Ａ
ＮＤゲート４４の出力は高レベルであり、この高レベル
出力がＮＡＮＤゲート３７に人力ξれる。

このとき、フリフプ・フロップ５１のＱ−出力もまた高
レベルであるため、　ＮＡＮＤゲーＩ・３７からは低レ
ベルの信号が出力され、この出力信号がＷＡ　Ｉ　Ｔ−
となる、　この信号を反転した信号ＷＡＩＴは高レベル
となり、第二のマイクロプロセッサ３０に供給され、メ
モリの動作サイクルの完ｒを阻止する。フリップ・フロ
ップ４６の状！ｕ”、がフリ・ンブ・フロップ４７に移
されて該クリップ・フロップ４７か同期化メモリ要求信
号５ＹＮＣ：ＲＱを出力する際にＡＮＤケート４８は高
レベルの出力を発生する。この時、フリンゾ・フロップ
５１がセットされ、そのＱ一端子から低レベルの出力を
発生する。　この結果、　ＮＡＮＤゲート３７からのＷ
ＡＩＴ−信号は高レベルとなるため、その反転信号ＷＡ
ＩＴは低レベルとなりデータＲＡＭｌ１ｂのメモリの動
作サイクルを完ｒさせる。

第一のマイクロプロセンサ２０かデータＲＡＭｌ１ｂを
アクセスしている場合には、信４１４Ｅ１１はアクセス
が完了するまで低レベルのままである。このような状態
では、フリップ・フロップ５１がセットされず、その結
果前られるＷＡＩＴ信号は高レベルのままであるため、
このＷＡＩＴ信号が低レベルになるまで第一のマイクロ
プロセンサ３０を待機状＃；にさせる。　これは第一の
マイクロプロセンサ２０によるデータＲＡＭ１１ｂのア
クセスが完ｒして信号ＭＥＮカ高レヘしとなす、フリン
ブ・フロップ５１カセツトされたときに行なわれる。　
ついでフリップ・フロップ５１のＱ−出力が低レベルと
なり、　’ＷＡＩＴ信号も低レベルとなり、かくてデー
タＲＡＭｌ１ｂの実際のメモリアクセスか第一二のマイ
クロプロセッサ３０によって終結されることがＭ　ｉｋ
となる。

従って本実施例では、第一・のマイクロプロセッサ２０
かテークＲＡ　Ｍ　ｌｌｂをアクセスしていない場合に
は、このデータＲＡＭ１ｌｂのアクセスは第二のマイク
ロプロセッサ３０により最短時間で行なうことかできる
−　これに対し、第一のマイクロプロセッサ２０がデー
タＲＡＭ１１ｂをアクセスしている場合には、第の二の
マイクロプロセッサ３０はこのアクセスか完了するまで
長時間待機しなければならない。

［発明の効果］ 本発明によるコンピュータシステムは以にのように構成
され、複数のアクセスＩＩ（能領域に電子的に分割され
たメモリを第一および第二のプロセンサ間で共用する場
合、第一のプロセンサの動作を中断させることなく、第
一のプロセッサによってアクセス中でない領域を第二の
プロセンサがアクセスしうるため、待機時間を著しく短
時間とすることかできる。　また、メモリの制り１を放
棄する機能を持たない第一・のプロセンサと、該機能を
持つ第２のプロセンサとの間でメモリを共用させること
かでき、さらに、この第二二のノロセッサを種々のＤＭ
Ａ装置により構成することにより、第一のプロセンサか
アクセスしていない領域をアクセスすることかＯｆ能と
なる等の効果を有する−

【図面の簡単な説明】

第１図は本発明によるコンピュータシステムの一実施例
を示すブロック図であり、第２八図ないし第２Ｃ図は第
１図のコンピュータシステムの制御用論理回路を示す概
略図、第３図は第１図のシステム内で生成される種々の
制御信号の波形を示すタイミングチャート　である。 １０　・・・　コンピュータシステム １１ａ・・・　インストラクションＲＡＭ１１ｂ・・・
　データＲＡＭ ２０　・・・　第一のマイクロプロセッサ３０　・・・
　第二二のマイクロプロセンサ出順人　テキサス　イン
スツルメンツ インコーポーレイテンド レ１面の浄Ｊ）（内容に変更なし） ８２　９１ｊ ３２９１３ ヱＬ糸先−７ｊｆｊ正）脣（方式） ％式％ １　事件の表示 粘綽１１１１Ｊ　５９−２５７３０６η−３補正をする
者 事件との関係　特許出順人 住　所　アメリカ合衆国テキサス州ダラス、ノースセン
トラル　エクスプレスウェイ　１３５０００　“４　代
　Ｉ甲　人　〒１５０ 住　所　東３ｊＴ都渋谷区道玄坂１丁目２０番２号５　
補正命令の［ｊ伺　昭和６０年３月６０（１層相６０年
３７’１２６　Ｂ発送）６　補正によ（１増加する発明
のａＯ ７補止の対蛍　図　面（全　図） ８補止の内容　別紙の通り

Claims (1)

1. 【特許請求の範囲】 （１）　第一のディジタル手段をメモリ手段に接続して
   該メモリ手段を選択的にアクセスするとともに、前記第
   一のディジタル手段により現在アクセス中のメモリ領域
   を表わす第一の表示信号を該第−のディジタル手段によ
   り発生し、少なくとも第ニーのディジタル手段を１ｊｉ
   ｉ記メモリ手段に接続して、第二の表示信号か一方の状
   Ｗ１にあるときにはアクセスすべきｆ’）ｒ望のメモリ
   領域を選択的にアクセスして、論理制御手段により前記
   第−・の表示信号を入力してこの第一の表示信号に応答
   して前記第一の表示信号を発生するようにし、それぞれ
   別個にアクセス可能な少なくとも二つの領域に電子的に
   分割されたメモリ手段を有することを特徴とするコンピ
   ュータシステム。 （２）　前記第二のディジタル手段は、前記メモリ手段
   への要求を表わす第三の表示信号を発生する手段を含み
   、かつ前記論理；ｌｊ＋御手段は前記第三および第一の
   イ菖号を組み合わせる手段を含み、該手段により前記第
   二の表示イ菖号を発生するようにした特許請求の範囲第
   １ｑＡに記載のコンピュータシステム。 ＜３）ｉｉｊ記第−のディジタル手段は、前記メモリ手
   段の１１ノ（御放棄機能を有することなく該メモリ手段
   を選択的にアクセスするようにした特許請求の範囲ｆ５
   ２　ｑｉ記載のコンピュータシステム。 （４）　＋ｉｉｉ記第二のディジタル手段は、前記第二
   の表示信−号か他力の状ＩＥにあるときには前記メモリ
   手段のアクセスを遅延させるＦ段を有するようにした特
   許請求の範囲第３４１記載のコンピュータシステム。 （５）　前記少なくとも二つのメモリ領域を、インスト
   ラクション舶載とデータ領域とした４Ｓ−前請求の範囲
   第４項記載のコンピュータシステム。 （６）　前記第二の表示信号により、前記データ領域か
   前記第１−のディジタル手段によって使用中でないこと
   を示すようにした特許請求の範囲第５項記載のコンピュ
   ータシステム。 （７）　前記第二のディジタル手段により、　１ｉｉｉ
   記第二の表示信号か他の状ｙｒ！、″：にあるときには
   、前記データ領域がアクセスされるようにした特許請求
   の範囲第６４１記載のコンピュータシステム。 （８）　前記第一のディジタル手段をマイクロプロセン
   サにより構成してなる特許請求の範囲第７」工１記載の
   コンピュータシステム。 （９）　前記第ニーのディジタル手段をマイクロプロセ
   ンサにより構成してなる特許請求の範囲第８項記載のコ
   ンピュータシステム。 （１０）前記第二のディジタル手段をＤＭＡ装置により
   構成してなる特許請求の範囲第８項記載のコンピュータ
   システム。