JPS60186154A - インタフエ−ス回路 - Google Patents
インタフエ−ス回路Info
- Publication number
- JPS60186154A JPS60186154A JP59041385A JP4138584A JPS60186154A JP S60186154 A JPS60186154 A JP S60186154A JP 59041385 A JP59041385 A JP 59041385A JP 4138584 A JP4138584 A JP 4138584A JP S60186154 A JPS60186154 A JP S60186154A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- ring
- station
- transmission
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/437—Ring fault isolation or reconfiguration
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はインタフェース回路に関し、特に、複数の電子
計算機、端末装置等をリング状（環状）゛に接続し、そ
のうちの−局を親局とし、リング上のデータ通信は、親
局か送出する送信及び受信勧誘信号等により集中して管
理するデータ転送方式において、電子計算機或いは端末
装置とリング状データ転送ライン間の接続部を構成する
子局側の送受信インタフェース回路に関するものである
。
計算機、端末装置等をリング状（環状）゛に接続し、そ
のうちの−局を親局とし、リング上のデータ通信は、親
局か送出する送信及び受信勧誘信号等により集中して管
理するデータ転送方式において、電子計算機或いは端末
装置とリング状データ転送ライン間の接続部を構成する
子局側の送受信インタフェース回路に関するものである
。
第１図に示す如く、複数の装置をリング状に接続して、
親局１の集中制御により、リング状伝送ライン３を介し
て通信を行う場合、親局１は隣接する一方の子局２１に
対して、送信或いは受信勧誘の信号（電文）を送信する
。子局２１（１≦ｌ≦ｎ；ｎ≧１）側は、各々前位装置
２ｌ−１（但し１，２０の場合は親局１）より送信勧誘
信号を受信すると送出すべき電文があればそれを付加し
、又自局２、宛の受信勧誘電文であれば、これを受信電
文とじて取込みながら、前位装置２１−１からの受信電
文を後イーｖ装置２□＋１（但し、 ２ｎ＋１の場合は
親局１）へ転送し、電文をリング状伝送ライン３内で一
巡させる。とのとき、子局２．ｆｉｌｉでは、前位装置
２、−１からの電文を確実に後位装置２、＋１へ伝達す
る必要がある。
親局１の集中制御により、リング状伝送ライン３を介し
て通信を行う場合、親局１は隣接する一方の子局２１に
対して、送信或いは受信勧誘の信号（電文）を送信する
。子局２１（１≦ｌ≦ｎ；ｎ≧１）側は、各々前位装置
２ｌ−１（但し１，２０の場合は親局１）より送信勧誘
信号を受信すると送出すべき電文があればそれを付加し
、又自局２、宛の受信勧誘電文であれば、これを受信電
文とじて取込みながら、前位装置２１−１からの受信電
文を後イーｖ装置２□＋１（但し、 ２ｎ＋１の場合は
親局１）へ転送し、電文をリング状伝送ライン３内で一
巡させる。とのとき、子局２．ｆｉｌｉでは、前位装置
２、−１からの電文を確実に後位装置２、＋１へ伝達す
る必要がある。
第２図に一般的な子局２、側の送受信インタフェース回
路２０の構成を示す。図において、２］はシノトシ・ノ
スタ及び直列／並列変換回路、２２はライン切換回路、
２：うは内部バスを示す。受信ラインと送出ラインは、
シフトレジスタ及び直列／並列変換回路２１のシフトレ
ジスタ（図示せず）を介して接続され、シフトレジスタ
及び直列／並列変換回路２１の直列／並列変換回路（図
示せず）と内部バス２３との間でデータの送受信が行な
われる。一方、ライン切換回路２２は、装置２１（第１
図）異常発生時、伝送ライン３（第１図）を装置直２１
から切離し、パイ・ぐス回路を構成し、リング状伝送ラ
イン３の接続を確保する為に必須な回路である。
路２０の構成を示す。図において、２］はシノトシ・ノ
スタ及び直列／並列変換回路、２２はライン切換回路、
２：うは内部バスを示す。受信ラインと送出ラインは、
シフトレジスタ及び直列／並列変換回路２１のシフトレ
ジスタ（図示せず）を介して接続され、シフトレジスタ
及び直列／並列変換回路２１の直列／並列変換回路（図
示せず）と内部バス２３との間でデータの送受信が行な
われる。一方、ライン切換回路２２は、装置２１（第１
図）異常発生時、伝送ライン３（第１図）を装置直２１
から切離し、パイ・ぐス回路を構成し、リング状伝送ラ
イン３の接続を確保する為に必須な回路である。
しかしながら、現状では、ライン切換回路２２の制御は
２手動指令或いは装置２□の電ｄｎｊ断検出にて行う程
度で、装置２１本体の各種障害に対しては確実にライン
切換回路２２を作動させる保証がなく、リング状伝送ラ
イン３が切断された捷１になる危険性が有り、システム
全体の信頼度僅保の観点から重要な問題となっている。
２手動指令或いは装置２□の電ｄｎｊ断検出にて行う程
度で、装置２１本体の各種障害に対しては確実にライン
切換回路２２を作動させる保証がなく、リング状伝送ラ
イン３が切断された捷１になる危険性が有り、システム
全体の信頼度僅保の観点から重要な問題となっている。
本発明の目的は、インタフェース回路２０自体の障害及
び装置本体系２１の各種障害に起因する送受信インタフ
ェース回路２０部の不具合を確実に検出して、ライン切
換回路２３を作動し、信−シ３伝送ライン３をバイパス
させ、装置２１障害時もループ状伝送ライン３の接続を
確保できるようにしたインクフェース回路を提供するこ
とにある。
び装置本体系２１の各種障害に起因する送受信インタフ
ェース回路２０部の不具合を確実に検出して、ライン切
換回路２３を作動し、信−シ３伝送ライン３をバイパス
させ、装置２１障害時もループ状伝送ライン３の接続を
確保できるようにしたインクフェース回路を提供するこ
とにある。
本発明によれば、４数の電子計算機、端末装置等をリン
グ状に接続し、そのうちの−局を親局とし、リング上の
データ通信は親局が送出する送信及び受信勧誘信号等に
より集中しで管理するデーり転送方式における。電子計
算機或いは端末装置とリング状データ伝送路との接続部
を構成する子局１１すの送受信インタフェース回路に於
いて、前位局から受信した信号を所定ビット遅延させる
遅延回路と、該遅延回路の出力と後位装置への送信デー
タの予め定められたビット数分連続したビット列の一致
を検出する一致検出回路と、該一致検出回路からの一致
検出信号によりリセットされ所定時間に設定されたタイ
マ回路を付加したことを特徴とするインタフェース回路
が得られる。
グ状に接続し、そのうちの−局を親局とし、リング上の
データ通信は親局が送出する送信及び受信勧誘信号等に
より集中しで管理するデーり転送方式における。電子計
算機或いは端末装置とリング状データ伝送路との接続部
を構成する子局１１すの送受信インタフェース回路に於
いて、前位局から受信した信号を所定ビット遅延させる
遅延回路と、該遅延回路の出力と後位装置への送信デー
タの予め定められたビット数分連続したビット列の一致
を検出する一致検出回路と、該一致検出回路からの一致
検出信号によりリセットされ所定時間に設定されたタイ
マ回路を付加したことを特徴とするインタフェース回路
が得られる。
次に本発明の実施例を図面を参照して説明する。
第３図にＨＤ］、；Ｃ（ハイレベルデータリンクコント
ロール）ループモードに於ける装置間接続状態を示す。
ロール）ループモードに於ける装置間接続状態を示す。
第３図に示す様に、 ＨＤＬＣループモードでは。
ａ数の装置がリング状に接続され、リング上のデータ転
送は、親局（ここでは−次局と呼ぶ）１が制御する。子
局（ここでは二次層と呼、ぶ） ２ｉ（］ ＜ｉ ＜
ｎ ； ｎ≧１）からのデータ送信は、−次局１から送
出される送信勧誘信号（，１？ −１ｊング）を受信し
た時点でのみ可能で、二次層２ ｉ ｉｄ： 、前位装
置２ｉ−１（但し、２ｏの場合は一次局１）からポーリ
ングを受信すると７１？−リングの末尾（ポーリングの
後に電文か後続するときはその電文の末尾）に送信電文
を後続させ、後位装置２ｉ＋１（但し。
送は、親局（ここでは−次局と呼ぶ）１が制御する。子
局（ここでは二次層と呼、ぶ） ２ｉ（］ ＜ｉ ＜
ｎ ； ｎ≧１）からのデータ送信は、−次局１から送
出される送信勧誘信号（，１？ −１ｊング）を受信し
た時点でのみ可能で、二次層２ ｉ ｉｄ： 、前位装
置２ｉ−１（但し、２ｏの場合は一次局１）からポーリ
ングを受信すると７１？−リングの末尾（ポーリングの
後に電文か後続するときはその電文の末尾）に送信電文
を後続させ、後位装置２ｉ＋１（但し。
２ｏ＋１の場合は一次局１）へ転送する。尚、二次層２
１は、前位装置２１−１からの受信信号を１ビット時間
遅延させて後位装置２１＋１へ転送する。このように、
ＨＤＬＣループモードでは、常に二次層２□からの送
信データを吸い上げられる様、一定周期内で一次局１よ
り７１？−リングが送出され、これがリング上を循環す
る。
１は、前位装置２１−１からの受信信号を１ビット時間
遅延させて後位装置２１＋１へ転送する。このように、
ＨＤＬＣループモードでは、常に二次層２□からの送
信データを吸い上げられる様、一定周期内で一次局１よ
り７１？−リングが送出され、これがリング上を循環す
る。
第４図に９本発明によるＩ（ＤＬＣループモード用の送
受信インタフェース回路の一実施例の構成がブロック図
で示されている。本実施例では＋ ；ｉｌ！常の送受信
インタフェース回路（第２図）の構成に対し、前位装置
２ｊ−１からの受信データを１ビツト遅延する１ビット
遅延回路２４，１ビ、１・遅延回路２４の出力とシフト
レジスタ及び直列／並列変換回路２１から出力される後
位装置２ ｉ−１，１への転送イ１：号のビット列の一
致検出を行なう一致検出回路２５．及び−数構出回路２
５の出力信号によりリセットされるタイマ回路２６が付
加されている。
受信インタフェース回路の一実施例の構成がブロック図
で示されている。本実施例では＋ ；ｉｌ！常の送受信
インタフェース回路（第２図）の構成に対し、前位装置
２ｊ−１からの受信データを１ビツト遅延する１ビット
遅延回路２４，１ビ、１・遅延回路２４の出力とシフト
レジスタ及び直列／並列変換回路２１から出力される後
位装置２ ｉ−１，１への転送イ１：号のビット列の一
致検出を行なう一致検出回路２５．及び−数構出回路２
５の出力信号によりリセットされるタイマ回路２６が付
加されている。
更に詳細には、−数構出回路２５は、予め定められたビ
ット数分連続したビット列の一致を検出するもので、ビ
ット列の一致を検出すると一数構出信号ａを出力しくた
だし、電文フレームの送信されていない休止チャンネル
状態を除く）、この−数構出信号ａによりタイマ回路２
６をリセットする。タイマ回路２６は２通常−次局１（
第３図）から送出されるポーリングの周期Ｔ、と関係し
た後述する周間Ｔ３に設定され、その時間Ｔ８内に一数
構出信号ａを受けないとタイマがオーバフローとなり、
ライン切換回路２２のリレー回路２７を作動し、ライン
切換回路２２のリレー接点ｒＡ１１ ＊ ｒ７１２をパ
イ・ぐス（第４図の点線）側に設定する。
ット数分連続したビット列の一致を検出するもので、ビ
ット列の一致を検出すると一数構出信号ａを出力しくた
だし、電文フレームの送信されていない休止チャンネル
状態を除く）、この−数構出信号ａによりタイマ回路２
６をリセットする。タイマ回路２６は２通常−次局１（
第３図）から送出されるポーリングの周期Ｔ、と関係し
た後述する周間Ｔ３に設定され、その時間Ｔ８内に一数
構出信号ａを受けないとタイマがオーバフローとなり、
ライン切換回路２２のリレー回路２７を作動し、ライン
切換回路２２のリレー接点ｒＡ１１ ＊ ｒ７１２をパ
イ・ぐス（第４図の点線）側に設定する。
このように１本発明では、−次局１（第３図）が正常な
限り、一定時間Ｔ、内には送出されるポーリング等の信
号に着目し、前位装置２□−１からの入力信号がシフト
レジスタ及び直列／並列変換回路２１を介して確実に後
位装置２．＋１へ転送されることを常にチェックしてお
り、二次層２１の異常によりデータ伝送リング３が切断
されると、検出回路（１ビツト遅延回路２４．−数構出
回路２５．タイマ回路２６）自体の障害を除き、確実に
これを検出できる。
限り、一定時間Ｔ、内には送出されるポーリング等の信
号に着目し、前位装置２□−１からの入力信号がシフト
レジスタ及び直列／並列変換回路２１を介して確実に後
位装置２．＋１へ転送されることを常にチェックしてお
り、二次層２１の異常によりデータ伝送リング３が切断
されると、検出回路（１ビツト遅延回路２４．−数構出
回路２５．タイマ回路２６）自体の障害を除き、確実に
これを検出できる。
なお、二次層２、のタイマ回路２６の時間Ｔｓｉは。
例えば、各二次層２、別に２−リング周期Ｔｐと関係ず
けられて次のように設定される。即ち、二次層２、のタ
イマ回路２６の時間Ｔ８□は。
けられて次のように設定される。即ち、二次層２、のタ
イマ回路２６の時間Ｔ８□は。
Ｋ−ｉ −Ｔ、 （Ｔ８ｉ （Ｋ・（１＋１）・Ｔ。
の関係を満足するように設定される。ここで、には１以
上の整数である。
上の整数である。
又、上記実施例では、遅延回路２４は、二次層２１が前
位装置２□−１からの受信信号を１ビツト時間遅延させ
て後位装置２１＋１へ転送しているので１ビツト遅延回
路であるが、一般に遅延回路の遅延時間は、子局の遅延
時間に対応して設定されるのは言うまでもない。
位装置２□−１からの受信信号を１ビツト時間遅延させ
て後位装置２１＋１へ転送しているので１ビツト遅延回
路であるが、一般に遅延回路の遅延時間は、子局の遅延
時間に対応して設定されるのは言うまでもない。
以下倉口
〔発明の効果〕
以上のように本発明では、前位装置からの入力信号と後
位装置への出力信号を比較することによりインタフェー
ス回路の動作を監視する方式の為。
位装置への出力信号を比較することによりインタフェー
ス回路の動作を監視する方式の為。
インタフェース自体の障害を含めて装置本体系に起因す
るインタフェース回路の異常に対しても有効な障害検出
能力を有しておシ、一つの子局の障害によシデータ転送
リングが切断されシステム全体が停止するという最悪の
事態を確実に回避することができ、システム全体の信頼
度を確保する上でその効果は大きい。
るインタフェース回路の異常に対しても有効な障害検出
能力を有しておシ、一つの子局の障害によシデータ転送
リングが切断されシステム全体が停止するという最悪の
事態を確実に回避することができ、システム全体の信頼
度を確保する上でその効果は大きい。
第１図はリング状伝送ラインを示しだブロック図、第２
図は従来の子局側の送受信インタフェース回路の構成を
示したブロック図、第３図はＨＤＬＣルーゾルードの装
置間接続状態を示したブロック図、第４図は本発明によ
るＨＤＬＣルーゾルード用送受信インタフェース回路の
一実施例の構成を示したブロック図である。 ２１・・・シフトレジスタ及び直列／並列変換回路。 ２２・・・ライン切換回路、２３・・・内部バス、２４
・・・遅延回路、２５・・・−数構出回路、２６・・・
タイマ回路、２７・・・リレー回路。 第３図
図は従来の子局側の送受信インタフェース回路の構成を
示したブロック図、第３図はＨＤＬＣルーゾルードの装
置間接続状態を示したブロック図、第４図は本発明によ
るＨＤＬＣルーゾルード用送受信インタフェース回路の
一実施例の構成を示したブロック図である。 ２１・・・シフトレジスタ及び直列／並列変換回路。 ２２・・・ライン切換回路、２３・・・内部バス、２４
・・・遅延回路、２５・・・−数構出回路、２６・・・
タイマ回路、２７・・・リレー回路。 第３図
Claims (1)
- １、複数の電子計算機、端末装置等をリング状に接続し
、そのうちの−局を親局とし、リング上のデータ通信は
親局が送出する送信及び受信勧誘信号等により集中して
管理するデータ転送方式における。電子計算機或いは端
末装置とリング状データ伝送路との接続部を構成する子
局側の送受信インタフェース回路に於いて、前位局から
受信した信号を所定ピット遅延させる遅延回路と、該遅
延回路の出力と後位装置への送信データの予め定められ
たピット数分連続したビット列の一致を検出する一致検
出回路と、該一致検出回路からの一致検出信号によりリ
セットされ所定時間に設定されたタイマ回路を伺加した
ことを特徴とするインクフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59041385A JPS60186154A (ja) | 1984-03-06 | 1984-03-06 | インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59041385A JPS60186154A (ja) | 1984-03-06 | 1984-03-06 | インタフエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60186154A true JPS60186154A (ja) | 1985-09-21 |
Family
ID=12606921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59041385A Pending JPS60186154A (ja) | 1984-03-06 | 1984-03-06 | インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016109011A1 (de) | 2015-05-22 | 2016-11-24 | Fanuc Corporation | Werkzeugmaschine mit Reinigungseinheit |
| JP2020072549A (ja) * | 2018-10-31 | 2020-05-07 | 株式会社豊田中央研究所 | 電源装置 |
-
1984
- 1984-03-06 JP JP59041385A patent/JPS60186154A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016109011A1 (de) | 2015-05-22 | 2016-11-24 | Fanuc Corporation | Werkzeugmaschine mit Reinigungseinheit |
| JP2020072549A (ja) * | 2018-10-31 | 2020-05-07 | 株式会社豊田中央研究所 | 電源装置 |
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