JPS60179994A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60179994A JPS60179994A JP59034331A JP3433184A JPS60179994A JP S60179994 A JPS60179994 A JP S60179994A JP 59034331 A JP59034331 A JP 59034331A JP 3433184 A JP3433184 A JP 3433184A JP S60179994 A JPS60179994 A JP S60179994A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- channel
- channel transistors
- transmission gate
- channel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マスク・スライス方式を適用して作製するの
に好適なスタティック・ランダム・アクセス・メモリ（
ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ
ｒｙ：ＳＲＡＭ）を有する半導体記憶装置に関する。
に好適なスタティック・ランダム・アクセス・メモリ（
ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ
ｒｙ：ＳＲＡＭ）を有する半導体記憶装置に関する。
従来技術と問題点
一般に、マスク・スライス方式は、集積回路のバルク・
パターンを予め形成しておき、後に、配線を形成するこ
とに依り、半導体装置を完成させている。
パターンを予め形成しておき、後に、配線を形成するこ
とに依り、半導体装置を完成させている。
マスク・スライス方式を適用して作製される半導体装置
は、ユーザの発注から納入まで期間が短い為、近年、盛
んに用いられるようになったが、その簡易性の反面、種
々の制約が存在する。
は、ユーザの発注から納入まで期間が短い為、近年、盛
んに用いられるようになったが、その簡易性の反面、種
々の制約が存在する。
例えば、ＣＭＯ３（ｃ ｏｍｐ ｌ ｅｍｅ ｎ ｔ
ａ’ｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）を用いたマスク・スライス・アレイの場合
、同導電型のトランジスタは勿論のこと、ｎチャネル・
トランジスタとｐチャネル・トランジスタの大きさも同
じであることから回路特性上の種々の障害が発生し、ま
た、ｎチャネル・トランジスタとｐチャネル・トランジ
スタとは同じ数だけ配設されているので、回路構成によ
っては、大量の遊休トランジスタを生じてしまう。
ａ’ｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）を用いたマスク・スライス・アレイの場合
、同導電型のトランジスタは勿論のこと、ｎチャネル・
トランジスタとｐチャネル・トランジスタの大きさも同
じであることから回路特性上の種々の障害が発生し、ま
た、ｎチャネル・トランジスタとｐチャネル・トランジ
スタとは同じ数だけ配設されているので、回路構成によ
っては、大量の遊休トランジスタを生じてしまう。
ところで、これとは別に、マスク・スライス方式を適用
して作製する半導体装置でも、例えば、高速汎用ディジ
タル信号プロセッサ（ＤＳＰ）やマイクロ・プロセッサ
では、一時記憶をしておくレジスタのようなＲＡＭがあ
れば論理設計が非常に容易となる為、そのようなＲＡＭ
を搭載することが行われつつある。 − 第１図は従来から多用されている６トランジスタのＳＲ
ＡＭセルを表す要部回路図である。
して作製する半導体装置でも、例えば、高速汎用ディジ
タル信号プロセッサ（ＤＳＰ）やマイクロ・プロセッサ
では、一時記憶をしておくレジスタのようなＲＡＭがあ
れば論理設計が非常に容易となる為、そのようなＲＡＭ
を搭載することが行われつつある。 − 第１図は従来から多用されている６トランジスタのＳＲ
ＡＭセルを表す要部回路図である。
図に於いて、Ｑｌ及びＱ２はｎチャネル・トランジスタ
、Ｑ３及びＱ４はｎチャネル・トランジスタ、Ｑ５及び
Ｑ６はトランスミッション・ゲート・トランジスタであ
るｎチャネル・トランジスタ、ＢＬ及びπ工はビット線
、ＷＬはワード線をそれぞれ示している。
、Ｑ３及びＱ４はｎチャネル・トランジスタ、Ｑ５及び
Ｑ６はトランスミッション・ゲート・トランジスタであ
るｎチャネル・トランジスタ、ＢＬ及びπ工はビット線
、ＷＬはワード線をそれぞれ示している。
図示のトランジスタＱｌ乃至Ｑ４はフリップ・フロップ
からなるメモリ・セルを構成している。
からなるメモリ・セルを構成している。
さて、このＳＲＡＭセルをマスク・スライス方式に於け
るベーシック・セル（ＢＣ）で構成した場合、前記した
ようにトランジスタの大きさが同じであ不為、読み出し
は良いとしても、書き込みが不可能になったり、書き込
み速度が低下したりする。
るベーシック・セル（ＢＣ）で構成した場合、前記した
ようにトランジスタの大きさが同じであ不為、読み出し
は良いとしても、書き込みが不可能になったり、書き込
み速度が低下したりする。
即ち、第１図に見られる回路に於いて、書き込み時に、
ビット線ＢＬに例えば５ 〔■〕の電圧が印加され、且
つ、トランジスタＱ１及びＱ５が導通しているとすると
、それ等の抵抗値は同じであるからノードＮには２．
５ （Ｖ） Ｌ、か得られないことになり、書き込み速
度が低下し、極端な場合、フリップ・フロップが反転し
ないことがある。
ビット線ＢＬに例えば５ 〔■〕の電圧が印加され、且
つ、トランジスタＱ１及びＱ５が導通しているとすると
、それ等の抵抗値は同じであるからノードＮには２．
５ （Ｖ） Ｌ、か得られないことになり、書き込み速
度が低下し、極端な場合、フリップ・フロップが反転し
ないことがある。
また、前記したように、ＣＭＯ３のマスク・スライス・
アレイでは、ｎチャネル・トランジスタとｎチャネル・
トランジスタの数は同数になっているから、第１図に見
られるようなＳＲＡＭセルで、４個のｎチャネル・トラ
ンジスタと２個のｎチャネル・トランジスタを使用する
と、２個のｎチャネル・トランジスタが遊休トランジス
タになってしまう。
アレイでは、ｎチャネル・トランジスタとｎチャネル・
トランジスタの数は同数になっているから、第１図に見
られるようなＳＲＡＭセルで、４個のｎチャネル・トラ
ンジスタと２個のｎチャネル・トランジスタを使用する
と、２個のｎチャネル・トランジスタが遊休トランジス
タになってしまう。
発明の目的
本発明は、マスク・スライス方式のＢＣで６トランジス
タＳＲＡＭセルに於ける構成にごく簡単な改変を加える
ことに依り、読み出しは勿論のこと、書き込みも高速且
つ安定に行うことができるように、また、遊休トランジ
スタを生じないようにする。
タＳＲＡＭセルに於ける構成にごく簡単な改変を加える
ことに依り、読み出しは勿論のこと、書き込みも高速且
つ安定に行うことができるように、また、遊休トランジ
スタを生じないようにする。
発明の構成
本発明の半導体記憶装置では、６トランジスタのスタテ
ィック・ランダム・アクセス・メモリ・セルに於けるト
ランスミッション・ゲートを構成するｎチャネル・トラ
ンジスタと、該ｎチャネル・トランジスタに並列接続さ
れ同じくトランスミッション・ゲートを構成するｎチャ
ネル・トランジスタと、ロウ・デコーダの出力とライト
・イネーブル信号との演算出力を前記ｎチャネル・トラ
ンジスタのゲートに加える為の論理回路とを備えてなる
構成をとっている。
ィック・ランダム・アクセス・メモリ・セルに於けるト
ランスミッション・ゲートを構成するｎチャネル・トラ
ンジスタと、該ｎチャネル・トランジスタに並列接続さ
れ同じくトランスミッション・ゲートを構成するｎチャ
ネル・トランジスタと、ロウ・デコーダの出力とライト
・イネーブル信号との演算出力を前記ｎチャネル・トラ
ンジスタのゲートに加える為の論理回路とを備えてなる
構成をとっている。
従って、読み出し時にはトランスミッション・ゲートと
してはｎチャネル・トランジスタのみが導通し、書き込
み時にはｎチャネル・トランジスタと該ｎチャネル・ト
ランジスタに並列接続されたｎチャネル・トラン−ジス
タとが導通するようになっているから、従来の半導体記
憶装置と比較して、書き込みは高速化される。尚、読み
出し時にｎチャネル・トランジスタも導通するようにす
ると、トランスミッション・ゲートとしての抵抗が低く
なり過ぎて、読み出し動作を行っているにも拘わらず、
書き込み動作がなされる虞がある為である。
してはｎチャネル・トランジスタのみが導通し、書き込
み時にはｎチャネル・トランジスタと該ｎチャネル・ト
ランジスタに並列接続されたｎチャネル・トラン−ジス
タとが導通するようになっているから、従来の半導体記
憶装置と比較して、書き込みは高速化される。尚、読み
出し時にｎチャネル・トランジスタも導通するようにす
ると、トランスミッション・ゲートとしての抵抗が低く
なり過ぎて、読み出し動作を行っているにも拘わらず、
書き込み動作がなされる虞がある為である。
また、本発明の構成に新たに必要とされるｎチャネル・
トランジスタは２個であるから、従来、遊休トランジス
タとされていたものを充当すれば良い。
トランジスタは２個であるから、従来、遊休トランジス
タとされていたものを充当すれば良い。
発明の実施例
第２図は本発明一実施例の要部回路図であり、第１図に
関して説明した部分と同部分は同記号で指示しである。
関して説明した部分と同部分は同記号で指示しである。
本実施例が第１図について説明した従来例と相違する点
は、トランスミッション・ゲートであるｎチャネル・ト
ランジスタＱ５及びＱ６に対して同じくトランスミッシ
ョン・ゲートとなるｐチャネル・トランジスタＱ７及び
Ｑ８がそれぞれ別個に対応して並列接続されていること
、また、それ等ｐチャネル・トランジスタＱ７及びＱ８
のゲートはワード線ＷＬ２に接続されていて、そのワー
ド線ＷＬ２、従って、ｐチャネル・トランジスタＱ７及
びＱ８のゲートは、ワード線ＷＬＩからの信号、即ち、
ロウ・デコーダ（図示せず）の出力とライト・イネーブ
ル信号ＷＥとの論理積を採る為に別設された論理回路で
あるナンド回路ＮＤＣの演算出力、即ち、ナンド（ＮＡ
ＮＤ）出力で駆動されるようになっていることである。
は、トランスミッション・ゲートであるｎチャネル・ト
ランジスタＱ５及びＱ６に対して同じくトランスミッシ
ョン・ゲートとなるｐチャネル・トランジスタＱ７及び
Ｑ８がそれぞれ別個に対応して並列接続されていること
、また、それ等ｐチャネル・トランジスタＱ７及びＱ８
のゲートはワード線ＷＬ２に接続されていて、そのワー
ド線ＷＬ２、従って、ｐチャネル・トランジスタＱ７及
びＱ８のゲートは、ワード線ＷＬＩからの信号、即ち、
ロウ・デコーダ（図示せず）の出力とライト・イネーブ
ル信号ＷＥとの論理積を採る為に別設された論理回路で
あるナンド回路ＮＤＣの演算出力、即ち、ナンド（ＮＡ
ＮＤ）出力で駆動されるようになっていることである。
このような構成になっているから、書き込み時には、当
然、ワード線ＷＬＩからのロウ・デコーダの出力とライ
ト・イネーブル信号ＷＥとのナンド出力がナンド回路Ｎ
ＤＣを介してｐチャネル・トランジスタＱ７及びＱ８の
ゲートに加えられ、それ等ｐチャネル・トランジスタＱ
７及びＱ８はｎチャネル・トランジスタＱ５及びＱ６と
共に導通し、トランスミッション・ゲートのインピーダ
ンスを低下させる。
然、ワード線ＷＬＩからのロウ・デコーダの出力とライ
ト・イネーブル信号ＷＥとのナンド出力がナンド回路Ｎ
ＤＣを介してｐチャネル・トランジスタＱ７及びＱ８の
ゲートに加えられ、それ等ｐチャネル・トランジスタＱ
７及びＱ８はｎチャネル・トランジスタＱ５及びＱ６と
共に導通し、トランスミッション・ゲートのインピーダ
ンスを低下させる。
従って、書き込みは高速で行われることは云うまでもな
い。
い。
また、読み出し時には、ナンド回路ＮＤＣとしてはｐチ
ャネル・トランジスタＱ７及びＱ８のゲートを駆動する
出力を発生しないので、それ等ｐチャネル・トランジス
タＱ７及びＱ８はカット・オフのままであり、トランス
ミッション・ゲートは適当なインピーダンスを維持し、
誤り書き込みは行われないからセル情報は安定である。
ャネル・トランジスタＱ７及びＱ８のゲートを駆動する
出力を発生しないので、それ等ｐチャネル・トランジス
タＱ７及びＱ８はカット・オフのままであり、トランス
ミッション・ゲートは適当なインピーダンスを維持し、
誤り書き込みは行われないからセル情報は安定である。
発明の効果
本発明の半導体記憶装置では、６トランジスタのスタテ
ィック・ランダム・アクセス・メモリ・セルに於けるト
ランスミッション・ゲートを構成するｎチャネル・トラ
ンスミッションと、該ｎチャネル・トランジスタに並列
接続され同じくトランスミッション・ゲートを構成する
ｐチャネル・トランジスタと、ロウ・デコーダの出力と
ライト・イネーブル信号との演算出力を前記ｐチャネル
・トランジスタのゲートに加える為の論理回路とを備え
てなる構成を採っているので、従来、遊休トランジスタ
になっていた２個のｐチャネル・トランジスタは有効に
利用されることになり、そして、その２個のｐチャネル
・トランジスタはトランスミッション・ゲートとして書
き込み時のみ導通するので、該書き込みは高速で行われ
るようになり、しかも、読み出し時にはカット・オフさ
れるから、トランスミッション・ゲートのインピーダン
スは適切な値に維持され、誤り書き込みが行われるよう
なことはなく、セル情報は確実に保持される。
ィック・ランダム・アクセス・メモリ・セルに於けるト
ランスミッション・ゲートを構成するｎチャネル・トラ
ンスミッションと、該ｎチャネル・トランジスタに並列
接続され同じくトランスミッション・ゲートを構成する
ｐチャネル・トランジスタと、ロウ・デコーダの出力と
ライト・イネーブル信号との演算出力を前記ｐチャネル
・トランジスタのゲートに加える為の論理回路とを備え
てなる構成を採っているので、従来、遊休トランジスタ
になっていた２個のｐチャネル・トランジスタは有効に
利用されることになり、そして、その２個のｐチャネル
・トランジスタはトランスミッション・ゲートとして書
き込み時のみ導通するので、該書き込みは高速で行われ
るようになり、しかも、読み出し時にはカット・オフさ
れるから、トランスミッション・ゲートのインピーダン
スは適切な値に維持され、誤り書き込みが行われるよう
なことはなく、セル情報は確実に保持される。
第１図は従来例の要部回路図、第２図は本発明一実施例
の要部回路図をそれぞれ表している。 図に於いて、Ｑｌ及びＱ２はｎチャネル・トランジスタ
、Ｑ３及びＱ４はｐチャネル・トランジスタ、Ｑ５及び
Ｑ６はトランスミッション・ゲートであるｎチャネル・
トランジスタ、Ｑｌ及びＱ゛ ８はトランスミッション
・ゲートであるｐチャネル・トランジスタ、ＢＬ及び百
Ｔはビット線、ＷＬ、ＷＬＩ、ＷＬ２はワード線、Ｎは
ノード、ＮＤＣはナンド回路、ＷＥはライト・イネーブ
ル信号ｉそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
の要部回路図をそれぞれ表している。 図に於いて、Ｑｌ及びＱ２はｎチャネル・トランジスタ
、Ｑ３及びＱ４はｐチャネル・トランジスタ、Ｑ５及び
Ｑ６はトランスミッション・ゲートであるｎチャネル・
トランジスタ、Ｑｌ及びＱ゛ ８はトランスミッション
・ゲートであるｐチャネル・トランジスタ、ＢＬ及び百
Ｔはビット線、ＷＬ、ＷＬＩ、ＷＬ２はワード線、Ｎは
ノード、ＮＤＣはナンド回路、ＷＥはライト・イネーブ
ル信号ｉそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
Claims (1)
- ６トランジスタのスタティック・ランダム・アクセス・
メモリ・セルに於けるトランスミッション・ゲートを構
成するｎチャネル・トランジスタと、該ｎチャネル・ト
ランジスタに並列接続され同じくトランスミッション・
ゲートを構成するｐチャネル・トランジスタと、ロウ・
デコーダの出力とライト・イネーブル信号との演算出力
を前記ｐチャネル・トランジスタのゲートに加える為の
論理回路とを備えてなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034331A JPS60179994A (ja) | 1984-02-27 | 1984-02-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034331A JPS60179994A (ja) | 1984-02-27 | 1984-02-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60179994A true JPS60179994A (ja) | 1985-09-13 |
Family
ID=12411164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59034331A Pending JPS60179994A (ja) | 1984-02-27 | 1984-02-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60179994A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779231A (en) * | 1985-12-06 | 1988-10-18 | Siemens Aktiengesellschaft | Gate array arrangement in complementary metal-oxide-semiconductor technology |
| US5453949A (en) * | 1994-08-31 | 1995-09-26 | Exponential Technology, Inc. | BiCMOS Static RAM with active-low word line |
| US5898619A (en) * | 1993-03-01 | 1999-04-27 | Chang; Ko-Min | Memory cell having a plural transistor transmission gate and method of formation |
| JP2007172715A (ja) * | 2005-12-20 | 2007-07-05 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| JP2007323801A (ja) * | 2006-05-31 | 2007-12-13 | Toshiba Corp | Ｓｒａｍセル、ｓｒａｍアレイ、ｓｒａｍの制御方法 |
-
1984
- 1984-02-27 JP JP59034331A patent/JPS60179994A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779231A (en) * | 1985-12-06 | 1988-10-18 | Siemens Aktiengesellschaft | Gate array arrangement in complementary metal-oxide-semiconductor technology |
| US5898619A (en) * | 1993-03-01 | 1999-04-27 | Chang; Ko-Min | Memory cell having a plural transistor transmission gate and method of formation |
| US5453949A (en) * | 1994-08-31 | 1995-09-26 | Exponential Technology, Inc. | BiCMOS Static RAM with active-low word line |
| JP2007172715A (ja) * | 2005-12-20 | 2007-07-05 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| JP2007323801A (ja) * | 2006-05-31 | 2007-12-13 | Toshiba Corp | Ｓｒａｍセル、ｓｒａｍアレイ、ｓｒａｍの制御方法 |
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