JPS60178695A - 電気的相互接続パツケ−ジ - Google Patents
電気的相互接続パツケ−ジInfo
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
- H05K3/4676—Single layer compositions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体パンケージに係り、更に具体的に云え
ば、半導体素子を一体的に装着するために適している、
多層ガラス−セラミック／導体より成る電気的相互接続
パッケージに係る。
ば、半導体素子を一体的に装着するために適している、
多層ガラス−セラミック／導体より成る電気的相互接続
パッケージに係る。
集積回路技術の進歩による高性能回路のＬＳＩ化に伴っ
て、関連回路に必要々性能に適合する電気的相互接続パ
ッケージ技術が必要とされている。
て、関連回路に必要々性能に適合する電気的相互接続パ
ッケージ技術が必要とされている。
従って、信号の遅延、パッケージのインピーダンス、及
びクロス・トークの問題は極めて重要である。従来技術
によるパンケージング材料ハ、しばしば、高性能回路を
ＬＳＩ化するために適している制御可能な誘電体特性を
有していない。
びクロス・トークの問題は極めて重要である。従来技術
によるパンケージング材料ハ、しばしば、高性能回路を
ＬＳＩ化するために適している制御可能な誘電体特性を
有していない。
成る高品質のガラス／金属パッケージは、上記問題に１
つの解決を与える。単に特定のガラスの組成を変えるこ
とによって、種々の所望の範囲の特性を容易に制御及び
選択することができる。そのようなパッケージは比較的
大きな強度を有し、その化学的に不活性であシ且つ熱的
に安定な特性は、従来の上面に於けるチップ・ボンディ
ング技術に極めて適している。
つの解決を与える。単に特定のガラスの組成を変えるこ
とによって、種々の所望の範囲の特性を容易に制御及び
選択することができる。そのようなパッケージは比較的
大きな強度を有し、その化学的に不活性であシ且つ熱的
に安定な特性は、従来の上面に於けるチップ・ボンディ
ング技術に極めて適している。
多層相ｔｉ続パッケージに於てガラスを誘電体絶縁層と
して用いることが望ましいにも拘らず、多レベルのパッ
ケージを形成するだめのそのような方法は従来殆ど存在
せず、又存在し５ている方法も、選択されたガラスの誘
電体特性による利点が失われた低品質の製品しか形成し
ていない。
して用いることが望ましいにも拘らず、多レベルのパッ
ケージを形成するだめのそのような方法は従来殆ど存在
せず、又存在し５ている方法も、選択されたガラスの誘
電体特性による利点が失われた低品質の製品しか形成し
ていない。
一般的に、多レベルのガラス層を形成する場合の１つの
基本的な問題は、焼成工程中に気泡が形成されることで
ある。１つの型の気泡は、ガラス層が付着されている表
面上に存在する有機材料が分解することによって生じる
。その分解は、ガスを発生させ、そのガスが上部ガラス
層により捕捉、又は吸収される。そのよう々型の気泡が
形成される結果として、ガラス構造体中に空隙が生じる
。
基本的な問題は、焼成工程中に気泡が形成されることで
ある。１つの型の気泡は、ガラス層が付着されている表
面上に存在する有機材料が分解することによって生じる
。その分解は、ガスを発生させ、そのガスが上部ガラス
層により捕捉、又は吸収される。そのよう々型の気泡が
形成される結果として、ガラス構造体中に空隙が生じる
。
後の金属蒸着工程に於て、それらの空隙又は開孔は、し
ばしば金属化されて短絡を生じる。又、それらの空隙は
、異質の材料を捕捉して、汚染の問題を更に大きくする
。気泡がガラス中でそのｉま壊れずに残った場合でも、
その存在は上部ガラス表面の平担さを損うことが多く、
特に後述する如く極めて微細な線を設ける場合に、フオ
） １７ノグラフイエ程の如き後の処理に悪影響を与え
る。
ばしば金属化されて短絡を生じる。又、それらの空隙は
、異質の材料を捕捉して、汚染の問題を更に大きくする
。気泡がガラス中でそのｉま壊れずに残った場合でも、
その存在は上部ガラス表面の平担さを損うことが多く、
特に後述する如く極めて微細な線を設ける場合に、フオ
） １７ノグラフイエ程の如き後の処理に悪影響を与え
る。
もう１つの型の気泡即ち閉鎖型のセル構造体も、多層ガ
ラス・モジュールの形成に於て問題を生じる。焼成工程
中にガラスを包囲しているガス雰囲気はガラス層中に気
泡を形成する。そのような閉鎖型のセル即ち気泡は、ガ
ラス層が焼結相に入るときに形成される。焼結は、固体
のガラス粒子が熱にさらされて軟化し始め、隣接粒子と
結合即ち合体し始める時点の状態を云う。焼結温度に於
ては、ガラスは、気泡を形成することなく、再溶融して
均質な基体を形成することができない。
ラス・モジュールの形成に於て問題を生じる。焼成工程
中にガラスを包囲しているガス雰囲気はガラス層中に気
泡を形成する。そのような閉鎖型のセル即ち気泡は、ガ
ラス層が焼結相に入るときに形成される。焼結は、固体
のガラス粒子が熱にさらされて軟化し始め、隣接粒子と
結合即ち合体し始める時点の状態を云う。焼結温度に於
ては、ガラスは、気泡を形成することなく、再溶融して
均質な基体を形成することができない。
燐接する固体のガラス粒子（ランダムな幾何学的形状を
有する）が結合しはじめるとき、閉鎖型の空隙が形成さ
れる。換言すると、２つの燐接するガラス粒子の間にく
びれが成長し、それらのくびれは他の粒子の組合せとの
間で成長し続けて、全ての粒子の間に成長してしまう。
有する）が結合しはじめるとき、閉鎖型の空隙が形成さ
れる。換言すると、２つの燐接するガラス粒子の間にく
びれが成長し、それらのくびれは他の粒子の組合せとの
間で成長し続けて、全ての粒子の間に成長してしまう。
この時点に於て、全体に亘って閉鎖型の空隙を有する、
焼結されたガラス粒子の相互接続された網目構造体が形
成される。この網目構造体の存在は、所望のインピーダ
ンス及び平担性の特性を有する、高品質の多層ガラス／
金属モジュールの形成を妨げる。
焼結されたガラス粒子の相互接続された網目構造体が形
成される。この網目構造体の存在は、所望のインピーダ
ンス及び平担性の特性を有する、高品質の多層ガラス／
金属モジュールの形成を妨げる。
一般的なガラスの分野に於ける従来技術は、気泡を極め
て高い温度で外方拡散させることにより、気泡のないガ
ラスを形成することができることを提案している。この
外方拡散は異なるガス雰囲気中で生じることが多い。し
かしながら、ガラス層中に捕捉されている気泡を外方拡
散させるために必要とされる高い温度は、ガラスの基体
中に存在している先に４１１着された金属路及び金属相
伝接続スタッドを下のガラス層とともに完全に破壊して
し−まうので、この方法は今日の多層ガラス、／金属モ
ジュールには全く不適当である。
て高い温度で外方拡散させることにより、気泡のないガ
ラスを形成することができることを提案している。この
外方拡散は異なるガス雰囲気中で生じることが多い。し
かしながら、ガラス層中に捕捉されている気泡を外方拡
散させるために必要とされる高い温度は、ガラスの基体
中に存在している先に４１１着された金属路及び金属相
伝接続スタッドを下のガラス層とともに完全に破壊して
し−まうので、この方法は今日の多層ガラス、／金属モ
ジュールには全く不適当である。
父、理論的には、ガラスを完全な真空中で焼成すること
によっても、気泡のない高品質の構造体を得ることがで
きる。しかしながら、この方法は、！１！ｉに大址生産
に於ては、そのような雰囲気中では実行不可能であるこ
とにより、多くの実際的問題を生じる。
によっても、気泡のない高品質の構造体を得ることがで
きる。しかしながら、この方法は、！１！ｉに大址生産
に於ては、そのような雰囲気中では実行不可能であるこ
とにより、多くの実際的問題を生じる。
もう１つの可能な方法は、ガラス層を連続的にスパッタ
リングすることにより、多レベルのガラス／金属パッケ
ージを形成することである。しかしながら、この技術は
、処理及び構造の点で、大きな問題を有している。第１
に、スパッタリング方法は、設計された特定のパッケー
ジのだめの所望のインピーダンス特性を得るためにしば
しば必要とされる、適当な厚さを有するガラス層を実際
に形成するために役立たない。更に、その方法は、金属
パターンが挿入されている複数のガラス層を形成し、し
かも個々の金属パターンを単一の平面に維持することが
できない。
リングすることにより、多レベルのガラス／金属パッケ
ージを形成することである。しかしながら、この技術は
、処理及び構造の点で、大きな問題を有している。第１
に、スパッタリング方法は、設計された特定のパッケー
ジのだめの所望のインピーダンス特性を得るためにしば
しば必要とされる、適当な厚さを有するガラス層を実際
に形成するために役立たない。更に、その方法は、金属
パターンが挿入されている複数のガラス層を形成し、し
かも個々の金属パターンを単一の平面に維持することが
できない。
米国特ｒ「第３７２６００１号及び第３９６８１９６号
明細書は、異なる耐熱性の基板（例えば、アルミナ）上
に複雑な簿膜相互接続パッケージを形成することによシ
、半導体素子に相互接続される高品質及び高性能の多層
基板を形成することを提案しており、その方法は、基板
」二に気泡のない複数のガラス層を形成し、付着された
各ガラス層上に複数の薄膜金属パターンを付着し、種々
の導電性パターン間を相互接続するだめの垂直な導電性
スタッドを選択的に付着し、ガラス・パッケージの」二
面に複数の集積回路チップをボンディングすることを含
む。この方法は、当技術分野に於て用いられてはいるが
、一体性が失われないようにするために、製造に於て多
大な配慮を要するという欠点を有している。アルミナ基
根は、シリコンよりも大きい熱膨張率を有しているだめ
、より大きなチップへのボンディングが不可能である。
明細書は、異なる耐熱性の基板（例えば、アルミナ）上
に複雑な簿膜相互接続パッケージを形成することによシ
、半導体素子に相互接続される高品質及び高性能の多層
基板を形成することを提案しており、その方法は、基板
」二に気泡のない複数のガラス層を形成し、付着された
各ガラス層上に複数の薄膜金属パターンを付着し、種々
の導電性パターン間を相互接続するだめの垂直な導電性
スタッドを選択的に付着し、ガラス・パッケージの」二
面に複数の集積回路チップをボンディングすることを含
む。この方法は、当技術分野に於て用いられてはいるが
、一体性が失われないようにするために、製造に於て多
大な配慮を要するという欠点を有している。アルミナ基
根は、シリコンよりも大きい熱膨張率を有しているだめ
、より大きなチップへのボンディングが不可能である。
例えば、−に記両米国特許明細書に記載されている如く
、有用なガラスの重要な要素はその焼成温度であるので
、下の導体の破壊を防ぐためには、ガラスの焼結温度を
考慮に入れる必要がある。従って、同様なガラスが用い
られる場合には、それらの焼結温度が下のガラス層を軟
化させる結果、それらに粘性変形が生じ、導体パターン
の変位を伴う恐れがある。
、有用なガラスの重要な要素はその焼成温度であるので
、下の導体の破壊を防ぐためには、ガラスの焼結温度を
考慮に入れる必要がある。従って、同様なガラスが用い
られる場合には、それらの焼結温度が下のガラス層を軟
化させる結果、それらに粘性変形が生じ、導体パターン
の変位を伴う恐れがある。
又、ガラスの亀裂の問題も存在する。これは、多層ガラ
ス構成素子と多層セラミック構成素子との間の熱膨張率
が厳密に適合することを必要とし、前述の両米国特許明
細書の技術は、例えば、形成されたパッケージに於て、
ガラス構成素子が圧縮された状態にあり、下のセラミッ
ク構成素子が引張られた状態にあるという、応力関係を
設けることによって解決しようとしているが、この状態
はパッケージの一体性を損う。
ス構成素子と多層セラミック構成素子との間の熱膨張率
が厳密に適合することを必要とし、前述の両米国特許明
細書の技術は、例えば、形成されたパッケージに於て、
ガラス構成素子が圧縮された状態にあり、下のセラミッ
ク構成素子が引張られた状態にあるという、応力関係を
設けることによって解決しようとしているが、この状態
はパッケージの一体性を損う。
米国特許第４５１５０２６号及び第４２２１０４７号の
明細１に於ては、低誘電率及び低い熱膨張率を有するガ
ラス−セラミックを得る試みが成されている。上記米国
特許第４３１３０２６号明細書に於ては、５０重量％の
硼珪酸ガラスと５０重量％のアルミナとより成る好まし
いガラス−セラミックが開示されてい乙。上記米国特許
第４２２１、０４７号明細書に於ては、結晶化可能なマ
グネシウム・ガラス組成物が開示されている。これらの
両米国特許明細省は、５．５乃至５．１の範囲の比較的
高い誘電率を有する組成物について記載している。
明細１に於ては、低誘電率及び低い熱膨張率を有するガ
ラス−セラミックを得る試みが成されている。上記米国
特許第４３１３０２６号明細書に於ては、５０重量％の
硼珪酸ガラスと５０重量％のアルミナとより成る好まし
いガラス−セラミックが開示されてい乙。上記米国特許
第４２２１、０４７号明細書に於ては、結晶化可能なマ
グネシウム・ガラス組成物が開示されている。これらの
両米国特許明細省は、５．５乃至５．１の範囲の比較的
高い誘電率を有する組成物について記載している。
本発明の目的は、低い誘電率及び小さい熱膨張率を有す
るガラス−セラミック層の組成を提供することである。
るガラス−セラミック層の組成を提供することである。
本発明の他の目的は、半導体素子に相ｎ接続される、改
良された多層支持体を提供することである。
良された多層支持体を提供することである。
本発明の他の目的は、多層の相互接続された厚膜及び薄
膜導体パターンを有するガラス−セラミック支持体を経
て複数の集積回路半導体チップへの電気的相互接続を設
けることである。
膜導体パターンを有するガラス−セラミック支持体を経
て複数の集積回路半導体チップへの電気的相互接続を設
けることである。
本発明の他の目的は、下の導体パターン及び垂直な相互
接続スタッドの歪みを防ぐ温度で形成することができる
、気泡のないガラス−セラミック及び導体より成る相互
接続パッケージを提供することである。
接続スタッドの歪みを防ぐ温度で形成することができる
、気泡のないガラス−セラミック及び導体より成る相互
接続パッケージを提供することである。
本発明の更に他の目的は、銅の厚膜より成る多層導体パ
ターンを含む予め形成されているガラス−セラミック基
扱」二に於て、先に形成された導体層及びガラス−セラ
ミック層が銅の融点よりも低い温度に於て歪みを生じな
いように、銅の簿膜より成る集積化された多層導体パタ
ーンがガラス−セラミック層と交互に形成されている、
電気的相互接続パッケージを提供することである。
ターンを含む予め形成されているガラス−セラミック基
扱」二に於て、先に形成された導体層及びガラス−セラ
ミック層が銅の融点よりも低い温度に於て歪みを生じな
いように、銅の簿膜より成る集積化された多層導体パタ
ーンがガラス−セラミック層と交互に形成されている、
電気的相互接続パッケージを提供することである。
本発明は、半導体集積回路チップへ接続されるために適
した電気的相互接続パッケージを提供する。
した電気的相互接続パッケージを提供する。
その電気的相互接続パッケージは、相互に離隔され且つ
相互接続されている少くとも２つのレベルの導体パター
ンが埋設されており、他の回路に接続されるだめの少く
とも１つの衣面へ延びる第１端子部分を有している下部
の第１誘電体構造体と、相互に離隔され且つ相互接続さ
れている少くとも２つのレベルの他の導体パターンが埋
設されており、外部回路に接続されるだめの上面へ延び
る第２端子部分を有しており、α−コージーライトのガ
ラス−セラミック微結晶が均質に分散された硼珪酸ガラ
スより成る上部の第２誘電体構造体とより成る。
相互接続されている少くとも２つのレベルの導体パター
ンが埋設されており、他の回路に接続されるだめの少く
とも１つの衣面へ延びる第１端子部分を有している下部
の第１誘電体構造体と、相互に離隔され且つ相互接続さ
れている少くとも２つのレベルの他の導体パターンが埋
設されており、外部回路に接続されるだめの上面へ延び
る第２端子部分を有しており、α−コージーライトのガ
ラス−セラミック微結晶が均質に分散された硼珪酸ガラ
スより成る上部の第２誘電体構造体とより成る。
本発明による相互接続パッケージは、予め形成された多
層のガラス−セラミック／導体より成る上部の第１誘電
体構造体上に、多層のガラス−セラミック／導体より成
る上部の第２誘電体構造体を形成することによって形成
される。」二記下部構造体上に導体パターンを利殖し、
その上に結晶化ｔｊＪ能なガラス誘電体層を形成し、更
に導体パターン及び結晶化可能なガラス層を設ける前に
上記誘電体層を結晶化してガラス−セラミックにする工
程を反復することにより、モノシリンクな適合するパン
ケージが形成される。上記の結晶化可能なガラス誘電体
層の組成物は、コージライトを含む１Ｉｌｉｌｌ珪酸ガ
ラスである。そのガラスは、１０乃至２０ｉ量係の８２
０３．５５乃至６５重量のＳｉＯ１０乃至１５重量％２
ゝ のＡ７！２０３、及び８乃至１５重Ｍ％のＭｇＯを含む
。
層のガラス−セラミック／導体より成る上部の第１誘電
体構造体上に、多層のガラス−セラミック／導体より成
る上部の第２誘電体構造体を形成することによって形成
される。」二記下部構造体上に導体パターンを利殖し、
その上に結晶化ｔｊＪ能なガラス誘電体層を形成し、更
に導体パターン及び結晶化可能なガラス層を設ける前に
上記誘電体層を結晶化してガラス−セラミックにする工
程を反復することにより、モノシリンクな適合するパン
ケージが形成される。上記の結晶化可能なガラス誘電体
層の組成物は、コージライトを含む１Ｉｌｉｌｌ珪酸ガ
ラスである。そのガラスは、１０乃至２０ｉ量係の８２
０３．５５乃至６５重量のＳｉＯ１０乃至１５重量％２
ゝ のＡ７！２０３、及び８乃至１５重Ｍ％のＭｇＯを含む
。
コージライトを含む硼珪酸ガラスの１つの特例は、１５
重量％のＢｏ、６０重量％ （’） Ｓ ｉＯ２、３ １２重量％のＡｌ２Ｏ３，１重量係のＮａｐ。
重量％のＢｏ、６０重量％ （’） Ｓ ｉＯ２、３ １２重量％のＡｌ２Ｏ３，１重量係のＮａｐ。
１０重量％のＭｇＯ１及び２重量係のＰ２Ｏ３を含む。
このガラスは４１の誘電率、１６ｘ１０’／℃の熱膨張
率、及び５５％の結晶化率を有する。
率、及び５５％の結晶化率を有する。
添付図面は、複数のピン２０を経て外部の装置を複数の
チップ２４に接続するために必要とされる、複雑な相互
接続パッケージの一部を示している。厚膜相互接続導体
は、電圧分配プレーン、接地プレーン、Ｘ−Ｙ信号プレ
ーン、及び電圧再分配プレーンを設ける。
チップ２４に接続するために必要とされる、複雑な相互
接続パッケージの一部を示している。厚膜相互接続導体
は、電圧分配プレーン、接地プレーン、Ｘ−Ｙ信号プレ
ーン、及び電圧再分配プレーンを設ける。
その実施例に於ては、多層のガラス−セラミック／導体
より成る」二部の第２誘電体構造体６０が、予め形成さ
れている多層のガラス−セラミック／導体よジ成る下部
の第１誘電体構造体３２に結合されている。下部の誘電
体構造体３２の下面に配置されている複数のパッド６４
は各々ピン２ｏに接続されている。本実施例に於て、そ
れらのパッド３４は、ニッケルでめっきされたタングス
テン金属より成り、ピン２０にろう付けされている。
より成る」二部の第２誘電体構造体６０が、予め形成さ
れている多層のガラス−セラミック／導体よジ成る下部
の第１誘電体構造体３２に結合されている。下部の誘電
体構造体３２の下面に配置されている複数のパッド６４
は各々ピン２ｏに接続されている。本実施例に於て、そ
れらのパッド３４は、ニッケルでめっきされたタングス
テン金属より成り、ピン２０にろう付けされている。
下部の誘電体構造体３２は、複数のプレーンに於ける多
レベルの厚膜導体３６を含む。更に、導体で充填された
複数の貫通孔６８により、下部の誘電体構造体３２を経
て、垂直な導体路が設けられている。下部の誘電体構造
体５２は、電圧分配プレーンを力えるように働く。電圧
分配プレーンの数は、チップ・レベルに存在する回路論
理ファミＩＪが必要とする電圧によって支配される。
レベルの厚膜導体３６を含む。更に、導体で充填された
複数の貫通孔６８により、下部の誘電体構造体３２を経
て、垂直な導体路が設けられている。下部の誘電体構造
体５２は、電圧分配プレーンを力えるように働く。電圧
分配プレーンの数は、チップ・レベルに存在する回路論
理ファミＩＪが必要とする電圧によって支配される。
上部の誘電体構造体６０は、複数の絶縁性ガラス−セラ
ミック層５０により離隔されている複数のレベル即ちプ
レーンに配置されて示されている薄膜導体４８を含む。
ミック層５０により離隔されている複数のレベル即ちプ
レーンに配置されて示されている薄膜導体４８を含む。
異なるレベルとの間、及びド部の誘電体構造体３２との
間の垂直な相互接続は複数のスタッド５４によって行わ
れる。
間の垂直な相互接続は複数のスタッド５４によって行わ
れる。
」二部レベルの導体が全体的に参照番号５６により示さ
れている。半導体チップ２４は、導体系６２及びはんだ
接続体６４により、所定の導体路に結合されている。
れている。半導体チップ２４は、導体系６２及びはんだ
接続体６４により、所定の導体路に結合されている。
技術変更を可能にするために、上部レベルの導体５６に
技術変更パッド６８が設けられている。
技術変更パッド６８が設けられている。
基本的には、技術変更パッド６８は、導体５６自体より
も軟かい材料より成る。従って、パッド６８の領域に於
て導体５６の上面に加えられだせん断圧力は導体路を破
壊する。それから、例えばワイヤ・ボンディングの如き
他の接続を設けることによって、技術変更が行われる。
も軟かい材料より成る。従って、パッド６８の領域に於
て導体５６の上面に加えられだせん断圧力は導体路を破
壊する。それから、例えばワイヤ・ボンディングの如き
他の接続を設けることによって、技術変更が行われる。
単一の技術変更バンド６８しか示されていないが、実際
に於ては、多数のパッドが上部レベルの導体全体に配置
されている。パッド６８は、せん断力を緩和させて、ガ
ラス層の」−面に損傷を力えない、ポリイミド重合体の
如き、月料で形成することができるが、全ての場合に必
ず必要とされるものではない。
に於ては、多数のパッドが上部レベルの導体全体に配置
されている。パッド６８は、せん断力を緩和させて、ガ
ラス層の」−面に損傷を力えない、ポリイミド重合体の
如き、月料で形成することができるが、全ての場合に必
ず必要とされるものではない。
低い誘電率を有し、薄膜導体及び厚膜導体を有するシリ
コンと極めて適合する熱膨張率を有している、本発明に
於ける多層のガラス−セラミック／導体より成る誘電体
構造体は、初めに１０乃至２０重量％のＢＯ３５乃至６
５重量％の５１０２．２６゛ １０乃至１５■（敏係のＡＡ ２０ ｚ、、及び８乃至
１５重量％のＭｇＯ，ｌ：、９成るガラス組成物を溶融
させることによって得られる。それから、上記ガラスが
、粉末にされ、適当な有機制料中でスラリ状にされ、薄
膜又は未焼結シートとして付着され、約９５０℃で熱処
理されて、α−ココ−ジ−ライト結晶びｆｉｌｌｌｌ珪
酸ガラスが形成される。導体が、上記未焼結シートの間
にスクリーン印刷され又は薄膜技術により設けられて、
多数の／リコン・チップを配線し且つ支持することがで
きる多層相互接続構造体が形成される。
コンと極めて適合する熱膨張率を有している、本発明に
於ける多層のガラス−セラミック／導体より成る誘電体
構造体は、初めに１０乃至２０重量％のＢＯ３５乃至６
５重量％の５１０２．２６゛ １０乃至１５■（敏係のＡＡ ２０ ｚ、、及び８乃至
１５重量％のＭｇＯ，ｌ：、９成るガラス組成物を溶融
させることによって得られる。それから、上記ガラスが
、粉末にされ、適当な有機制料中でスラリ状にされ、薄
膜又は未焼結シートとして付着され、約９５０℃で熱処
理されて、α−ココ−ジ−ライト結晶びｆｉｌｌｌｌ珪
酸ガラスが形成される。導体が、上記未焼結シートの間
にスクリーン印刷され又は薄膜技術により設けられて、
多数の／リコン・チップを配線し且つ支持することがで
きる多層相互接続構造体が形成される。
本発明に従って、α−コージーライトの結晶化可能なガ
ラス成分を含む（ｔｌｌｌｌ珪酸ガラス層を形成するこ
とによって、改良された特性を有する電気的相互接続パ
ッケージが形成される。ガラス層中に含まれるα−コー
ジーライト・ガラスの量は、５０乃至７０容量チ、好ま
しくは６０容量チである。
ラス成分を含む（ｔｌｌｌｌ珪酸ガラス層を形成するこ
とによって、改良された特性を有する電気的相互接続パ
ッケージが形成される。ガラス層中に含まれるα−コー
ジーライト・ガラスの量は、５０乃至７０容量チ、好ま
しくは６０容量チである。
α−コージーライトを含むガラス層の組成物は、１０乃
至２０重量％のＢ２０６．５５乃至６５重量％ （７）
Ｓ ＋ ０２．１０乃至１５重量％ ノＡ −ｅ ２
０ ｚ、、及び８乃至１５重ｉ％のＭｇＯを含む。それ
らの組成物は、シリコンと同様な約１６ｘ１０’／℃の
熱膨張率及び約４１の誘電率を有している。
至２０重量％のＢ２０６．５５乃至６５重量％ （７）
Ｓ ＋ ０２．１０乃至１５重量％ ノＡ −ｅ ２
０ ｚ、、及び８乃至１５重ｉ％のＭｇＯを含む。それ
らの組成物は、シリコンと同様な約１６ｘ１０’／℃の
熱膨張率及び約４１の誘電率を有している。
α−コージーライト・ガラスを含む（ｄ’ＪＩＩ珪酸ガ
ラスの例を次表に示す。
ラスの例を次表に示す。
例（重量％）
酸化物 Ｎｏ、Ｉ Ｎｏ、２
Ｂ２０３ １５ １２
Ｓｉ０２ ６０ ６２
Ａ、ｇ２０３ １２ １２
Ｎ ａ ２０ １ １
Ｋ ２０ ０ １
Ｌ１２０ ０ ０
Ｍｇ０ １０ １０
結晶化率（％） ５５ ６０
誘電率 ４１４６
ガラス相 珪酸ガラス 珪酸ガラス
〔発明の効果〕
本発明によって、低い誘電率及び低い熱膨張率を有する
ガラス−セラミック層が得られる。
ガラス−セラミック層が得られる。
添付図面は、電気的相互接続パッケージの一部を示して
いる縦断面図である。 ２０・・・・ビン、２４ ・・・半導体チップ、３ｏ・
・・・多層のガラス−セラミック／導体より成る上部の
第２誘電体構造体、３２・・・・予め形成された多層の
ガラス−セラミック／導体より成る下部の第１誘電体構
造体、３４・・・・パッド、３６・・・・多レベルの厚
膜導体、３８・・・・導体で充填された貫通孔、４８・
・・・薄膜導体、５ｏ・・・・ガラス−セラミック層、
５４ ・・・スタッド、５６・・・・上部レベルの導体
、６２・・・導体系、６４・・・・はんだ接続体、６８
・・・・技術変更パッド。 出願人 インターナンヨナノいビジネス・マン！ンズ・
コーポレーション６８− 泗右犬大パ、２ｌ− １ｊんた゛オ、ｆｉ４本 ス 五 百通−ＪＬ
いる縦断面図である。 ２０・・・・ビン、２４ ・・・半導体チップ、３ｏ・
・・・多層のガラス−セラミック／導体より成る上部の
第２誘電体構造体、３２・・・・予め形成された多層の
ガラス−セラミック／導体より成る下部の第１誘電体構
造体、３４・・・・パッド、３６・・・・多レベルの厚
膜導体、３８・・・・導体で充填された貫通孔、４８・
・・・薄膜導体、５ｏ・・・・ガラス−セラミック層、
５４ ・・・スタッド、５６・・・・上部レベルの導体
、６２・・・導体系、６４・・・・はんだ接続体、６８
・・・・技術変更パッド。 出願人 インターナンヨナノいビジネス・マン！ンズ・
コーポレーション６８− 泗右犬大パ、２ｌ− １ｊんた゛オ、ｆｉ４本 ス 五 百通−ＪＬ
Claims (1)
- 【特許請求の範囲】 相互に離隔され且つ相互接続されている少くとも２つの
レベルの導体パターンが埋設されており、他の回路に接
続されるための少くとも１つの表面へ延びる第１端子部
分を有している下部の第１誘電体構造体と、 相げに離隔され且つ相互接続されている少くとも２つの
レベルの他の導体パターンが埋設されており、外部回路
に接続されるだめの上面へ延びる第２端子部分を有して
おり、α−コージーライトのガラス−、セラミック微結
晶が均質に分散された１ｔｌｌｌｌ珪酸ガラスより成る
上部の第２誘電体構造体とより成る、電気的相互接続パ
ッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US58147784A | 1984-02-17 | 1984-02-17 | |
| US581477 | 1984-02-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60178695A true JPS60178695A (ja) | 1985-09-12 |
Family
ID=24325361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26657984A Pending JPS60178695A (ja) | 1984-02-17 | 1984-12-19 | 電気的相互接続パツケ−ジ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0152794A3 (ja) |
| JP (1) | JPS60178695A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124799A (ja) * | 1985-11-25 | 1987-06-06 | 富士通株式会社 | ガラスセラミツク多層基板 |
| JP2002340261A (ja) * | 2001-05-18 | 2002-11-27 | Nkk Corp | 差込み式管継手 |
| JP2023516161A (ja) * | 2020-02-26 | 2023-04-18 | エイエムエス－オスラム インターナショナル ゲーエムベーハー | 基板および半導体レーザー |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2253308B (en) * | 1986-09-26 | 1993-01-20 | Gen Electric Co Plc | Semiconductor circuit arrangements |
| JPH084109B2 (ja) * | 1987-08-18 | 1996-01-17 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JPH02148862A (ja) * | 1988-11-30 | 1990-06-07 | Hitachi Ltd | 回路素子パッケージ、キャリヤ基板および製造方法 |
| US5071793A (en) * | 1990-08-23 | 1991-12-10 | Aluminum Company Of America | Low dielectric inorganic composition for multilayer ceramic package |
| US5206190A (en) * | 1990-09-04 | 1993-04-27 | Aluminum Company Of America | Dielectric composition containing cordierite and glass |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816596A (ja) * | 1981-07-23 | 1983-01-31 | 日本電気株式会社 | 高密度多層配線基板 |
| JPS5864094A (ja) * | 1981-10-14 | 1983-04-16 | 日本電気株式会社 | 接続用ピン付多層配線基板 |
| JPS5864093A (ja) * | 1981-10-14 | 1983-04-16 | 日本電気株式会社 | 多層配線基板 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4221047A (en) * | 1979-03-23 | 1980-09-09 | International Business Machines Corporation | Multilayered glass-ceramic substrate for mounting of semiconductor device |
| JPS59178752A (ja) * | 1983-03-30 | 1984-10-11 | Hitachi Ltd | 多層配線基板 |
-
1984
- 1984-12-19 JP JP26657984A patent/JPS60178695A/ja active Pending
-
1985
- 1985-01-24 EP EP85100690A patent/EP0152794A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816596A (ja) * | 1981-07-23 | 1983-01-31 | 日本電気株式会社 | 高密度多層配線基板 |
| JPS5864094A (ja) * | 1981-10-14 | 1983-04-16 | 日本電気株式会社 | 接続用ピン付多層配線基板 |
| JPS5864093A (ja) * | 1981-10-14 | 1983-04-16 | 日本電気株式会社 | 多層配線基板 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124799A (ja) * | 1985-11-25 | 1987-06-06 | 富士通株式会社 | ガラスセラミツク多層基板 |
| JP2002340261A (ja) * | 2001-05-18 | 2002-11-27 | Nkk Corp | 差込み式管継手 |
| JP2023516161A (ja) * | 2020-02-26 | 2023-04-18 | エイエムエス－オスラム インターナショナル ゲーエムベーハー | 基板および半導体レーザー |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0152794A2 (en) | 1985-08-28 |
| EP0152794A3 (en) | 1987-04-29 |
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