JPS60178660A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60178660A JPS60178660A JP59033484A JP3348484A JPS60178660A JP S60178660 A JPS60178660 A JP S60178660A JP 59033484 A JP59033484 A JP 59033484A JP 3348484 A JP3348484 A JP 3348484A JP S60178660 A JPS60178660 A JP S60178660A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- wiring
- insulation film
- deposited
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、誘電体層上に設けた半導体素子の構造に関す
るものである。
るものである。
誘電体基板上に半導体素子を形成する技術は、従来サフ
ァイア（Ａｊｌ’ｔＯｓ ）やスピネル（ＭｇＡ／ｌｏ
ｓ ）などの単結晶誘電体基板上に成長した単結晶シリ
コン薄膜、いわゆるＳＯ８基板を用いて開発されてきた
。まだ最近ではＳＯＳ基板に替わる非晶質絶縁膜上にレ
ーザアニール技術等を用いて単結晶シリコン膜を形成す
る８ ０ Ｉ （５ｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔ
ｏｒ ）も注目されるようになってきた。
ァイア（Ａｊｌ’ｔＯｓ ）やスピネル（ＭｇＡ／ｌｏ
ｓ ）などの単結晶誘電体基板上に成長した単結晶シリ
コン薄膜、いわゆるＳＯ８基板を用いて開発されてきた
。まだ最近ではＳＯＳ基板に替わる非晶質絶縁膜上にレ
ーザアニール技術等を用いて単結晶シリコン膜を形成す
る８ ０ Ｉ （５ｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔ
ｏｒ ）も注目されるようになってきた。
これらのＳＯ８あるいはＳＯＩ構造を用いると単結晶膜
をＭＯＳデバイスのソース・ドレイン接合深さ程度にす
ることによって、接合を誘電体上に形成できるため接合
容量を減らしデバイスの高速性を実現できる。さらに相
補型ＭＯ８（０ＭＯ８）デバイスを形成した場合には、
バルクシリコン基板上で寄生的に存在するｐｎｐｎサイ
リスタに起因するラッチアップ現象は考慮しなくてもよ
く、デバイス設計が容易となる長所があった。
をＭＯＳデバイスのソース・ドレイン接合深さ程度にす
ることによって、接合を誘電体上に形成できるため接合
容量を減らしデバイスの高速性を実現できる。さらに相
補型ＭＯ８（０ＭＯ８）デバイスを形成した場合には、
バルクシリコン基板上で寄生的に存在するｐｎｐｎサイ
リスタに起因するラッチアップ現象は考慮しなくてもよ
く、デバイス設計が容易となる長所があった。
しかし一方、異種接合によるエピタキシャル膜は、基板
とのわずかな格子定数の不一致や熱膨張係数の相異によ
って大きな結晶欠陥密度を有し、その上に形成されたデ
バイスのリーク電流特性や高速性を劣化させる欠点もあ
った。さらに従来のＳＯ８やＳＯＩ構造では完全に誘体
分離されているので、基板自身の配線を通常表面から形
成することは困難である。このため基板が電気的に浮遊
した状態となり、電り正特性にヒステリシスをもったり
、キンク現象が生じる原因となっていた。
とのわずかな格子定数の不一致や熱膨張係数の相異によ
って大きな結晶欠陥密度を有し、その上に形成されたデ
バイスのリーク電流特性や高速性を劣化させる欠点もあ
った。さらに従来のＳＯ８やＳＯＩ構造では完全に誘体
分離されているので、基板自身の配線を通常表面から形
成することは困難である。このため基板が電気的に浮遊
した状態となり、電り正特性にヒステリシスをもったり
、キンク現象が生じる原因となっていた。
これは、素子寸法が微細になシ、電源電圧が下がる場合
には高速動作や安定性・信頼性に大きな問題を引起すと
考えられる。
には高速動作や安定性・信頼性に大きな問題を引起すと
考えられる。
第１図は従来８０Ｉ構造の一例を模式的に示した断面図
で、１は基板、２は非晶質絶縁膜、例えば５ｉ０２膜、
３は単結晶化したシリコン膜、４）まゲート酸化膜、５
はゲート電極用多結晶シリコン、６および７はそれぞれ
ドレインおよびソース領域、８は層間絶縁膜、という構
成が多用きれている。
で、１は基板、２は非晶質絶縁膜、例えば５ｉ０２膜、
３は単結晶化したシリコン膜、４）まゲート酸化膜、５
はゲート電極用多結晶シリコン、６および７はそれぞれ
ドレインおよびソース領域、８は層間絶縁膜、という構
成が多用きれている。
ここでドレイン・ソース領域の底部は絶縁膜２によって
分離され、寄生容量の減少に寄与しているが、トランジ
スタの基板３の電位は浮遊状態になっている。
分離され、寄生容量の減少に寄与しているが、トランジ
スタの基板３の電位は浮遊状態になっている。
本発明の目的は、従来のＳＯＩの長所を維持し、問題点
を完全に除去した新しいＳＯＩ構造を有する半導体装置
を提供することである。
を完全に除去した新しいＳＯＩ構造を有する半導体装置
を提供することである。
本発明は、誘電体基板上に形成された半導体素子におい
て前記誘電体素子の配線を前記半導体基板と半層８体素
子との間に設けたことを特徴としている。
て前記誘電体素子の配線を前記半導体基板と半層８体素
子との間に設けたことを特徴としている。
第２図は、本発明構造を模式的に示した断面図である。
１１は基板、１２は素子分離領域、１３はシリコン単結
晶、１４はゲート酸化膜、１５はケート電極用多結晶シ
リコン、１６および１７はそれぞれドレインおよびソー
ス領域、１８は眉間絶縁膜、１９は導電性配線、２０は
接着劇、をそれぞれ示しているが、配線１９がシリコン
単結晶１３とがオーム接触されていることが特徴的であ
る。この配線から電圧印加するによってトランジスタの
基板１３の電位はある印加電圧又は接地電圧に固定され
、通常の半導体基板に形成されたトランジスタと同様に
安定なスイッチング動作が実現できる。
晶、１４はゲート酸化膜、１５はケート電極用多結晶シ
リコン、１６および１７はそれぞれドレインおよびソー
ス領域、１８は眉間絶縁膜、１９は導電性配線、２０は
接着劇、をそれぞれ示しているが、配線１９がシリコン
単結晶１３とがオーム接触されていることが特徴的であ
る。この配線から電圧印加するによってトランジスタの
基板１３の電位はある印加電圧又は接地電圧に固定され
、通常の半導体基板に形成されたトランジスタと同様に
安定なスイッチング動作が実現できる。
本発明を用いることによ、り、ＳＯ８やＳＯＩの特徴で
ある完全誘電分離構造を損うことなく、基板の配線を行
うことができ、ＣＭＯ８構造ではラッチアップ現象が皆
無となる。しかも半導体層にバルク半導体基板の一部を
用いた場合には、本質的な結晶欠陥密度紘バルクと同程
度である。このためバルクのキャリア移動度や低リーク
電流を損うことのないデバイス特性を得ることができる
。さらに半導体層の上下に配線を設けているため、配線
に要する面積を減らすことも可能となシ、チップ面積の
縮小化に大きな効果を有する。
ある完全誘電分離構造を損うことなく、基板の配線を行
うことができ、ＣＭＯ８構造ではラッチアップ現象が皆
無となる。しかも半導体層にバルク半導体基板の一部を
用いた場合には、本質的な結晶欠陥密度紘バルクと同程
度である。このためバルクのキャリア移動度や低リーク
電流を損うことのないデバイス特性を得ることができる
。さらに半導体層の上下に配線を設けているため、配線
に要する面積を減らすことも可能となシ、チップ面積の
縮小化に大きな効果を有する。
次に図を用いて実施例を説明する。第３図（ａ）。
（ｂ）ｙ （’）ｙ （ｄ）ｆ （ｅ）はＭＯｓｚ界効
果トランジスタを実施例とした製造工程の概略図である
。シリコン基板３１の上に素子分離領域となすべき領域
に通常の写真蝕刻技術によって溝３２を形成し、しかる
後、ゲート酸化膜３３を設ける。次に導電性多結晶シリ
コンをＣＶＤ法によって堆積し、写真蝕刻技術法によっ
てゲート電極３４とする。次にイオン注入等の方法によ
って不純物を高濃度に導入し、ソース・ドレイン領域３
５を形成すると第３図（ａ功玉得られる。
果トランジスタを実施例とした製造工程の概略図である
。シリコン基板３１の上に素子分離領域となすべき領域
に通常の写真蝕刻技術によって溝３２を形成し、しかる
後、ゲート酸化膜３３を設ける。次に導電性多結晶シリ
コンをＣＶＤ法によって堆積し、写真蝕刻技術法によっ
てゲート電極３４とする。次にイオン注入等の方法によ
って不純物を高濃度に導入し、ソース・ドレイン領域３
５を形成すると第３図（ａ功玉得られる。
次に層間絶縁膜３６をＣＶＤ法で堆積し、コンタクトホ
ールを設けた後、アルミニウムを真空蒸着法によって被
着する。写真蝕刻法を用いて金属配線３７を形成し、再
に層間絶縁膜３８を堆積すると第３図（ｂ）が得られる
。
ールを設けた後、アルミニウムを真空蒸着法によって被
着する。写真蝕刻法を用いて金属配線３７を形成し、再
に層間絶縁膜３８を堆積すると第３図（ｂ）が得られる
。
層間絶縁膜３８の上に接着剤３９例えばエポキシ系樹脂
を塗布し、ガラス板のような保持基板４０を接着固定す
る。続いてエツチングおよびメカノケミカルボリジング
によってシリコン基板３１を裏面からゲート絶縁膜３３
をストッパーとして平坦に除去すると第３図（ｃ）が得
られる。
を塗布し、ガラス板のような保持基板４０を接着固定す
る。続いてエツチングおよびメカノケミカルボリジング
によってシリコン基板３１を裏面からゲート絶縁膜３３
をストッパーとして平坦に除去すると第３図（ｃ）が得
られる。
次にさらに層間絶縁膜４１を低温で堆積した後、コンタ
クトホールを形成し、続いて第２のアルミニウムを被着
し、写真蝕刻法によって配線電極４２とする。層間絶縁
膜４３で表面を保護した後、例えば低融点ガラス４４を
介して他の保持基板４５に接着固定すると第３図（ｄ）
が得られる。
クトホールを形成し、続いて第２のアルミニウムを被着
し、写真蝕刻法によって配線電極４２とする。層間絶縁
膜４３で表面を保護した後、例えば低融点ガラス４４を
介して他の保持基板４５に接着固定すると第３図（ｄ）
が得られる。
保持基板４０をエツチングもしくはポリシングによって
除去し、しかる後適切な有機溶媒を用いて接着剤３９を
除去すると、第３図（、）が得られる。
除去し、しかる後適切な有機溶媒を用いて接着剤３９を
除去すると、第３図（、）が得られる。
その後適当な熱処理によってアルミニウムの合金化や、
ポンディング領域の保護膜の除去が成され、丘上がる。
ポンディング領域の保護膜の除去が成され、丘上がる。
本発明の実施例において、溝の深さはシリコン基板のボ
リシングのストッパーになるので、ソ−ス・ドレイン接
合深さよシ浅くすることが望ましい。また半導体表面を
平坦化するために溝領域を絶縁膜で埋め込む工程を加え
ても本発明の効果は発揮される。
リシングのストッパーになるので、ソ−ス・ドレイン接
合深さよシ浅くすることが望ましい。また半導体表面を
平坦化するために溝領域を絶縁膜で埋め込む工程を加え
ても本発明の効果は発揮される。
また実施例では基板領域へのｔ線供給線を用いて説明し
たが、同様にしてソース・ドレインにコンタクト部を設
けて信号線や電源線の配線も可能である。さらにアルミ
ニウムの配線を用いているが、導電体の多結晶シリコン
や金属シリサイド、その他の金属を用いても本発明の有
効性は変わらない。さらに半導体としてシリコンの他に
■−■化合物、例えばガリウム砒素やインジウムリン等
の半導体基板も用いることができる。
たが、同様にしてソース・ドレインにコンタクト部を設
けて信号線や電源線の配線も可能である。さらにアルミ
ニウムの配線を用いているが、導電体の多結晶シリコン
や金属シリサイド、その他の金属を用いても本発明の有
効性は変わらない。さらに半導体としてシリコンの他に
■−■化合物、例えばガリウム砒素やインジウムリン等
の半導体基板も用いることができる。
本発明を説明するにあだシ、ＳＯＳ構造との比較から、
半導体素子を形成している半導体層は厚みはソース・ド
レインの接合深さと同程度にして、銹電体接合を実現し
たものであるが、デバイスの種類によっては半導体層を
よシ厚くしても発明の効果を損うことはない。
半導体素子を形成している半導体層は厚みはソース・ド
レインの接合深さと同程度にして、銹電体接合を実現し
たものであるが、デバイスの種類によっては半導体層を
よシ厚くしても発明の効果を損うことはない。
第１図の従来のＳＯＩ構造を有する半導体装置の断面図
で、第２図は第１図に対比して示した本発明による構造
の断面図である。第３図（ａ）ｅ （ｂ）ｔ（ｃ）ｔ
（ｄ）、 （ｅ）は本発明の実施例を工程順に示した半
導体装置の製造工程の模式的断面図である。 図中の番号祉 １．３１・・・シリコン基板、２・・・非晶質絶縁膜、
１２・・・フィールド酸化膜、３．１３・・・単結晶シ
リコン、４、１４．３３・・・ゲート酸化膜、 ５、１５．３４・・・多結晶シリコンのゲート配線、６
、１６．７．１７．３５・・・ソース又はドレイン領域
、８、１８．３６．３８．４１．４３・・・層間絶縁膜
、３７・・・金属配線、１９．４２・・・本発明による
配線、２０、３９・・・低融点ガラス等の接着層、１１
、４０．４４・・・保持板、３９・・・接着層、３２・
・・シリコン基板に形成された溝、をそれぞれ示す。 第１図 （ 昂ｚ図 第３図 Ａ
で、第２図は第１図に対比して示した本発明による構造
の断面図である。第３図（ａ）ｅ （ｂ）ｔ（ｃ）ｔ
（ｄ）、 （ｅ）は本発明の実施例を工程順に示した半
導体装置の製造工程の模式的断面図である。 図中の番号祉 １．３１・・・シリコン基板、２・・・非晶質絶縁膜、
１２・・・フィールド酸化膜、３．１３・・・単結晶シ
リコン、４、１４．３３・・・ゲート酸化膜、 ５、１５．３４・・・多結晶シリコンのゲート配線、６
、１６．７．１７．３５・・・ソース又はドレイン領域
、８、１８．３６．３８．４１．４３・・・層間絶縁膜
、３７・・・金属配線、１９．４２・・・本発明による
配線、２０、３９・・・低融点ガラス等の接着層、１１
、４０．４４・・・保持板、３９・・・接着層、３２・
・・シリコン基板に形成された溝、をそれぞれ示す。 第１図 （ 昂ｚ図 第３図 Ａ
Claims (1)
- 誘電体層上に形成された半導体素子において、前記半導
体素子の電源供給もしくは信号伝達に要する配線の一部
を前記誘電体基板と半導体素子との間に設けたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033484A JPS60178660A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033484A JPS60178660A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60178660A true JPS60178660A (ja) | 1985-09-12 |
Family
ID=12387826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033484A Pending JPS60178660A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003075356A1 (en) * | 2002-03-07 | 2003-09-12 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and method for manufacturing the same, thin film transistor array panel for display device including the contact portion, and method for manufacturing the same |
| US7317208B2 (en) | 2002-03-07 | 2008-01-08 | Samsung Electronics Co., Ltd. | Semiconductor device with contact structure and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558543A (en) * | 1978-10-24 | 1980-05-01 | Nec Corp | Semiconductor device |
-
1984
- 1984-02-24 JP JP59033484A patent/JPS60178660A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558543A (en) * | 1978-10-24 | 1980-05-01 | Nec Corp | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003075356A1 (en) * | 2002-03-07 | 2003-09-12 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and method for manufacturing the same, thin film transistor array panel for display device including the contact portion, and method for manufacturing the same |
| US7317208B2 (en) | 2002-03-07 | 2008-01-08 | Samsung Electronics Co., Ltd. | Semiconductor device with contact structure and manufacturing method thereof |
| US7972964B2 (en) | 2002-03-07 | 2011-07-05 | Samsung Electronics Co., Ltd. | Semiconductor device with contact structure and manufacturing method thereof |
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