JPS60168243A - テスト装置 - Google Patents

テスト装置

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JPS60168243A
JPS60168243A JP59203900A JP20390084A JPS60168243A JP S60168243 A JPS60168243 A JP S60168243A JP 59203900 A JP59203900 A JP 59203900A JP 20390084 A JP20390084 A JP 20390084A JP S60168243 A JPS60168243 A JP S60168243A
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JP
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alu
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test
data
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JP59203900A
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ロバート　ウイツテイング　ホースト
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TANDEMU COMPUTER ZU Inc
TANDEMU COMPUTER-ZU Inc
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TANDEMU COMPUTER ZU Inc
TANDEMU COMPUTER-ZU Inc
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30021—Compare instructions, e.g. Greater-Than, Equal-To, MINMAX
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置における中央処理装置（ＣＰ
Ｕ）、特にデータ処理装置におけるＣＰＵに内臓された
算術論理装置（Ａ　Ｌ　［１）及び該＾ＬＵの状態をＡ
ＬＵに与えられてデータに関してソフトウェアによりテ
ストを行なう技術に関する。
〔従来の技術〕
データ処理装置のＣＰＵの多くのファンクションの中に
は、装置内部で処理されるデータについて行なわれる１
以上のテストがある。ＣＰＵデータ、特にＣＰＵ内部の
ＡＬＵに付属のデータについて行なわれるいくらかのテ
ストのうら共通の特徴は、そのようなテストがＡＬＵの
“結果”について行なわれるということである。代表的
には、ＡＬＵはオペランドが与えられる２つの入力を有
し、ＡＬＵはこの２つの入力についていくらかの算術又
は論理ファンクションを実施する。このＡＬＵの“結果
”は、ＡＬＵがソフトウェアにより入力オペランドにつ
いて実施するよう指示された特定の算術又は論理ファン
クションの結果としてＡＬＵの出力に現われる値である
。
ＡＩ、Ｕ結果について実施される最も代表的なテストは
ＡＬＵ＝０のテストである。このテストは、ＡＬｔＪの
出力を検査してＡＬＵの出力が実際に０に等しいかどう
かを決定する。このテストは２以上のフオームを仮定し
た。通常用いられるある例では、そのテストによってＡ
ＬＵの１入力となるビットのザブセラ１〜のマスクを行
ない、他のＡＬＵ入力に現われる所定のビットフィール
ド部分が０に等しいかどうかを確認することができる。
このテストを実施するために、ＡＬ’ｔＪ人力の選択部
分かすべて論理“１”と設定され、−力、その入力の他
のビットフィールド部分がマスクされる、すなわち論理
“Ｏ”と設定される。
このように、０に設定されたビットのピント位置に対応
するビット位置にある他のＡＬ［Ｊ入力のすべてのど、
トは、それらのビットに論理加算されたとき、その対応
する出力ビット位置において０となるだろう。他のマス
クされていないピントのうちそれらのビット（すなわち
、他のＡＬＵ入力により、論理０によってマスクされな
いビット）のみが、アンドファンクションにおけるテス
トに効率よく付される。というのは、それらのビットは
論理″１　”と論理的に組み合わされるからである。マ
スクされないビットがすべて論理０となった場合にのみ
、ＡＬＵからの論理ＡＮＤの結果が０に等しくなるだろ
う。
このテストの別の通常の用法は、ループカウンタルーチ
ンであり、このルーチンにおいて、ＡＬＵの１人力は、
他のＡＬＵ人力の値によっ−ζ減算操作で減算された値
となる。各減算繰作後、そのＡＬＵの結果がテストされ
てそれが０に等しいかどうかが検査される。その結果が
０に等しい場合には、そのループカウンタルーチンは終
了する。
これらの２つの上記テストは、その大部分がＡＬＵを包
含するｃｐｕ操作におけるＡＬＵの結果について行なわ
れるテストで構成される。
これらのテストは、コンピュータ利用者にとって多くの
理由で価値のあるものであることはわかっているが、こ
れらのテストにはいずれもそのテストの有用性を制限す
るような固有の特徴がある。
テストを実施すべき結果を得るために、ＡＬＬＩの入力
はいずれもＡＬＵを通って伝搬するのに有限の時間を要
する。さらに、テストの結果に影響を及ぼずような借り
及び桁上げ操作のために別の時間を要する。
〔発明が解決しようとする問題点〕
したがって、クロソクザイクルを拡大して変数を伝搬で
きるようにするか、ＡＬＬＩ結果が得られるまで１クロ
ソクザイクルだけテストを遅延させる方法とは別に、Ａ
ＬＵ入力からある出力結果を得るのに必要な伝搬時間を
包含しないでこれらのテストを実施する方法が要望され
ている。
本発明の目的は、通常用いられるＡＬＬＩ結果のテスト
と多くの場合そのファンクソヨンが等価で、しかもＡＬ
Ｕがそのファンクションを実施する間、時間遅れを必要
と廿ずさらにＡＬＬＩ結果についてテストを行なう際に
も時間遅れを必要としないような一連のテストをＣＰＵ
のユーザーに提供することである。
本発明の目的は、ＡＬＵを使用する際、ハードウェアを
用いる必要もなくＡＬＵ操作の結果と等価な結果を得る
ことができるテストを提供することである。
本発明の目的は、ＡＬＵを自由な状態にして同じオペラ
ンドについて異なる操作を実施することによりＡＬＵ操
作の結果と等価な結果を得ることができるテストを提供
することである。
〔問題点を解決するための手段及び作用〕ＡＬＵの入力
についてハードウェアが設りられ、これにより２つのテ
ストの１つをＡ　Ｌ　Ｕの入力データについて実施する
ことができるようになっている。ＡＬＵの２つの入力に
接続された比較器は、ＡＬＵ入力の値のビット比較を実
施して人力への値が入力Ｂの値と等しいかどうかを決定
する。
ＡＬＵの入力の一方にはマイクロコードマスクが設けら
れ、その入力の全内容が他の入力の全内容にビットごと
に加算される。このビット加算の結果は、ＮＯＲゲート
に与えられ、このＮＯＲゲートがあるバスと他のバスと
の加算結果がＯとなるかどうかを表わす出力を発生ずる
。
まず第１図を参照すると、本発明の好ましい実施例が示
されている。図によれば、算術論理装置（ＡＬＵ）１０
は２つの入力、ずなわちＡ入力１２とＢ入力１４とを有
している。ＡＬＵはまた出力線１６を有し、この出力線
１６によってへ入力及びＢ入力について実施された算術
又は論理操作の結果が与えられる。２つの入力Ａ及びＢ
と出力１６はＮ本のライン（ここで、Ｎば処理装置によ
って処理されるワードサイスである）で構成されてもよ
いことは、当業者にとっては理解できるであろう。
ＡＬＵのＡ人力１２及びＢ入力１４ばまた比較器１８の
人力に接続されている。この比較器は、八人カライン１
２のピントとＢ入力ライン１４のビットとの間でピント
ごとの比較を行なう。この比較器は、Ａ入力１２のピン
トがＢ入力１４のすべてのピッ１〜と等しい場合は、出
力ライン２０に論理“１”の出力を発生する。
ＡＬＵＩＯのＡ入力１２及びＢ入力１４にはまたマスク
及びゼロ検知装置２２が接続されている。
マスク及びゼロ検知装置２２の機能は、Ａ入力１２及び
Ｂ入力１４の内容を相互に論理加算したとき、その加算
値が０となるかどうかを決定する。
選択的ビットフィールドマスク処理は、当業界において
周知なようにマイクロコードによりＡ入力１２又はＢ入
力１４のいずれかの内容の全部又は一部について行なっ
てもよい。Ａ入力１２とＢ人力１４との論理積が０の場
合には、マスク及びゼロ検知装置２２の出力２４に論理
“１”が現われる。
第１図から、２つのテストのいずれかを実施するのに要
する時間がＡＬＵＩＯを通してゼロテストを行なうのに
要する時間よりも短いことは容易に理解できる。ＡＬＵ
ＩＯの出力１６についてゼロテストを行なう場合には、
そのテストを次のクロックサイクルについて行なうか又
はＡＬＵの出力においてＡＬＵの結果が安定するように
現在のクロックサイクルを拡散する必要があるかもしれ
ない。これは、ＡＬＵ＝ＯのテストをＣＰＵの限界路で
行なう場合には非常に重要である。
本書に開示した２つのテスト条件は、ＡＬＵの結果がＯ
に等しいようにそのテスト条件が置換わるようなＡＬＵ
の大部分の使用法をすべて包含している。たとえば、ル
ープカウンタルーチンでは、ＡＬＵ人力においてランニ
ングカウントが保持され、他のＡ　Ｌ　Ｕ人力に減算値
が与えられる。このへＬＵ減算は、ＡＬＬＩの結果がゼ
ロテストされた後に繰り返し行なわれる。本発明によれ
ば、設定条件は同じである。すなわちランニングカウン
トがある１つのＡＬＵについて維持され、一方他のＡＬ
Ｕについては減算値が維持される。しかしながら、本発
明によれば、ＡＬＵＩＯのＡ入力１２及びＢ入力１４に
おいてＡ＝Ｂのテストが行なわれる。このテストは、ル
ープの端については機能的に等価なテストである。ＣＰ
Ｕサイクルにおいてテストの結果が早く得られるという
事実は、大きな利点を与える。
本書に開示したテストによって代用される別のＡＬＵ出
力テストは、あるＡＬＵ入力のビットのサブセットをマ
スクしてその入力の選択した部分ビットフィールドがゼ
ロに等しいかどうか決定する。従来技術では、ＡＬＵ入
力にマスクが置かれ、他のＡＬＵ入力にはテストすべき
デー１夕が与えられる。そしてＡＬＵは論理ＡＮＤ操作
を実行するよう命令される。そこでＡＬＵの結果がテス
トされて、それがゼロに等しいかどうかが検査される。
本発明によれば、同じビットがあるＡＬＵ入力について
マスクされ、ゼロ検知装置２２がＡＬＵ入力についてこ
のテストと機能的に等価なテストを実施する。したがっ
て、ＣＰＵザイクルにおいて早く使用できるように結果
を得ることができる。
第２図を参照すると、Ａ＝Ｂテストのための好ましいハ
ードウェアの論理レベルにおけるブロック図が示されて
いる。排他的ＯＲゲート５０は、ＡＬＵＩＯのＡ入力１
２の最下位桁ビットに接続された入力５２とＡＬＵＩＯ
のＢ入力１４の最下位桁ビットに接続された他の入力５
４とを有する。
排他的ＯＲゲート５０の出力５６はＮＯＲゲート５８に
与えられる。同様に、排他的ＯＲゲート６０は、ＡＬＵ
ＩＯのＡ入力１２の最下位桁ピントに接続された入力６
２とＡ’ＬＵＩＯのＢ入力１４の最上位桁ビン）Ｂｎに
接続された他の入力６４とを有する。排他的ＯＲゲート
６０の出力６６は、同様にＮ　ＯＲゲート５８の入力に
接続されている。同様に、ＡＬＵＩＯのＡ入力１２及び
Ｂ入力１４の他の対応ビットは、排他的ＯＲゲート（図
示せず）に接続され、この排他的ＯＲゲートの出力はＮ
ＯＲゲートの他の入力に接続されている。これらの入力
は全体として６８で示されている。
第２図かられかるように、排他的ＯＲゲート５０及び６
０並びに他の排他的ＯＲゲートの出力がゼロとなるのは
、各対応ビンＬＡ及びＢが等しい場合だけであり、した
がってＮＯＲゲート５８の出力から論理“１”の状態を
推測することができる。
第３図を参照すると、Ａ及びＢ＝００テストを実行する
のに必要な好ましいハードウェアの論理レベルにおける
ブロック図が示されている。ＡＮＤゲート１００はＡＩ
、ＵＩＯのＡ入力１２の最下位桁ビットＡＯに接続され
た入力１０２の１つを有している。ＡＮＤゲーデー　１
００の他の入力１０４はＡＬＵ１２のＢ入力１４の最下
位桁ビットＢＯに接続されている。ＡＮＤゲート１００
の出力１０６はＮＯＲゲート１０８に与えられる。同様
に、ＡＮＤゲート１１０はＡＬＵＩＯのＡ入力の最下位
桁ビットＡｎに接続された人力１１２とＡＬＵｌｏのＢ
入力１４の最下位桁ピッ）［ｌｎに接続された入力１１
４とを有する。アンドゲート１１０の出力１１６はＮＯ
Ｒゲート１０Ｂの入力に接続されている。同様に、対応
ピッ）Ａ及びＢは、他のＡＮＤゲート（図示せず）の入
力に与えられ、その出力はＮＯＲゲート１０８の入力に
接続されている。これらの入力は全体として１１８とし
て示されている。
第３図から明らかなように、ＮＯＲゲート１０８の入力
がすべてゼロとなる場合にのみ、その出力が論理°１”
となる。すなわち、アンドゲート１００又は１１０がな
ければ、入力が１の場合にその出力が１となる。
以上、本発明の特定の好ましい実施例を説明したが、他
の論理素子を容易に組合ねセで本書に開示した機能を実
施するようにすることは当業者には容易に理解できるで
あろう。本で）に記載した稚拙の素子が任意の論理素子
ファミリー、例えばＴＴＬ、ＥＣＬ、０ＭＯ３から構成
され、速度、実装密度駆動容量のような設計上の考慮に
より、特定の素子を選択できることも当業者ならば理解
できるであろう。個々の論理素子、デーＩ・アレイ、プ
ログラム可能なアレイ論理技術その他の選択についても
同様な考慮が払われるだろう。
【図面の簡単な説明】
第１図は、本発明の好ましい実施例のハードウェアのブ
ロック図である。 第２図は、Ａ＝Ｂテストの好ましい実施例を与えるハー
ドウェアの論理レベルにおける概略図である。 第３図は、Ａ及びＢ＝０テストの好ましい実施例を与え
るハードウェアの論理レベルにおりる校略図である。 １０・・・ＡＬＵ、１８・・・比較器、２２・・・マス
ク及びゼロ検知器。 く　の １、事件の表示　昭和５９年特許願第２０３９００号２
、発明の名称　テ　ス　ト　装置 ３、補正をする者 事件との関係　出願人 名　称　タンデム　コンピューターズ インコーボレーテッド ４、代理人

Claims (3)

    【特許請求の範囲】
  1. （１）２つの入力を備えた算術論理装置を有するデータ
    処理装置の中央処理装置のデータについ−で１以上のテ
    ストを実施する装置において、前記算術論理装置の２つ
    の入力に直接接続され、その２つの入力に与えられたデ
    ータが等しいかどうかを検査する手段を有するテスト装
    置。
  2. （２）２つの入力を備えた算術論理装置を有するデータ
    処理装置の中央処理装置のデータについて１以上のテス
    トを実施する装置において、前記算術論理素子の２つの
    入力に直接接続され、該人力に与えられたデータの論理
    積がゼロであるかどうかを検査する手段を有するテスト
    装置。
  3. （３）２つの入力を備えた算術論理装置を有するデータ
    処理装置の中央処理装置のデータについて１以上のテス
    トを実施する装置において、前記算術論理装置の２つの
    入力に接続され、その２つの入力に与えられたデータが
    等しいかどうかを検査する手段と、 前記算術論理装置の２つの入力に接続され、その２つの
    入力に与えられたデータの論理積がゼロかどうかを検査
    する手段とを有するテスト装置。
JP59203900A 1983-09-29 1984-09-28 テスト装置 Pending JPS60168243A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/537,041 US4618956A (en) 1983-09-29 1983-09-29 Method of operating enhanced alu test hardware
US537041 1983-09-29

Publications (1)

Publication Number Publication Date
JPS60168243A true JPS60168243A (ja) 1985-08-31

Family

ID=24140928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59203900A Pending JPS60168243A (ja) 1983-09-29 1984-09-28 テスト装置

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US (1) US4618956A (ja)
EP (1) EP0136174B1 (ja)
JP (1) JPS60168243A (ja)
AU (1) AU566813B2 (ja)
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