JPS60167417A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ヘテロ接合を用いたトランジスタに係り、各
半導体層を、不純物を故意にドープせずにｎ型又はｐ型
にするのに好適な半導体装置の製造方法に関する。
半導体層を、不純物を故意にドープせずにｎ型又はｐ型
にするのに好適な半導体装置の製造方法に関する。
従来ＧａＡｓ／Ａ７（、、）ａｌ−ｘ Ａｓ等の化合物
半導体のへテロ接合を用いたトランジスタにおいて、ｎ
型のｋｔｘ Ｇ ａｌ −ｘ Ａ ｓ層を形成するのに
は、結晶成長時にｎ型不純物全ドープするか、あるいは
結晶成長後にイオン注入法、拡散法等でｎ型不純物をド
ープしてきた。
半導体のへテロ接合を用いたトランジスタにおいて、ｎ
型のｋｔｘ Ｇ ａｌ −ｘ Ａ ｓ層を形成するのに
は、結晶成長時にｎ型不純物全ドープするか、あるいは
結晶成長後にイオン注入法、拡散法等でｎ型不純物をド
ープしてきた。
しかしながら、この様にｎ型不純物をドープしてｎ型Ａ
ＡＸ Ｇ ａｌ−ｘＡｓ層を形成する方法では次の様な
問題が生じていた。
ＡＸ Ｇ ａｌ−ｘＡｓ層を形成する方法では次の様な
問題が生じていた。
第１図にｎ型Ａ、ｔｘ Ｇ ａｌ−ｘ ／アンドープＧ
ａＡｓ系のへテロ接合型トランジスタの断面構造を示す
。
ａＡｓ系のへテロ接合型トランジスタの断面構造を示す
。
１０は半絶縁性基板、１１はアンドープのＱａＡｓ、１
２ｉｒ、アンドープのｋＬｘ Ｇ ａＩ−ｘＡｓ、１３
はｎ型ＡｔｘＧａ１−ｘＡｓ、１４はｎ型ＧａＡｓ層を
示す。
２ｉｒ、アンドープのｋＬｘ Ｇ ａＩ−ｘＡｓ、１３
はｎ型ＡｔｘＧａ１−ｘＡｓ、１４はｎ型ＧａＡｓ層を
示す。
１５はソース（ドレイン）電極、１６はゲート電極を各
々示している。
々示している。
この様な構造のへテロ接合型ＦＥＴｋＡ速動作させるた
めに、従来、ソース・ドレイン電極部の接触抵抗を低減
するために、ソース・ドレイン電極部にイオン注入をす
る方法がとられていた。又。
めに、従来、ソース・ドレイン電極部の接触抵抗を低減
するために、ソース・ドレイン電極部にイオン注入をす
る方法がとられていた。又。
ソース・ゲート間の間隙部分の寄生抵抗を低減させるた
めにゲート電極全マスクにしたイオン注入法が開発され
ていた。しかしながらイオン注入法では８００Ｃ前後で
活性化のためのアニールが必要であり、これに伴ってｎ
型Ａｔｘ Ｇ ａｌ −ｘ Ａ ｓ層中のｎ型ドーパン
ト原子、たとえば８ｉ原子が拡散してし捷いヘテロ界面
でのｎ型ドーパントのＴＪｌｔｔ物プロファイルの急峻
性がくずｒてし筐いギヤリア移動度が著しく低減しｉ−
］ｔｒｉｎｓｉｃ Ｆ Ｅ Ｔの性能を下げるという欠
点が存在した。
めにゲート電極全マスクにしたイオン注入法が開発され
ていた。しかしながらイオン注入法では８００Ｃ前後で
活性化のためのアニールが必要であり、これに伴ってｎ
型Ａｔｘ Ｇ ａｌ −ｘ Ａ ｓ層中のｎ型ドーパン
ト原子、たとえば８ｉ原子が拡散してし捷いヘテロ界面
でのｎ型ドーパントのＴＪｌｔｔ物プロファイルの急峻
性がくずｒてし筐いギヤリア移動度が著しく低減しｉ−
］ｔｒｉｎｓｉｃ Ｆ Ｅ Ｔの性能を下げるという欠
点が存在した。
一方ｐ型のＧａＡＳ層の形成を用いてトランジスタに応
用するにはＺｎ、Ｑｅ等のｎ型ドーパントを用いるのが
通常の方法であった。
用するにはＺｎ、Ｑｅ等のｎ型ドーパントを用いるのが
通常の方法であった。
しかしながら、ｐ型ドーパンＩｆ用いてｐ型ＧａＡＳ層
を形成する場合には次の様な問題が生じていた。
を形成する場合には次の様な問題が生じていた。
Ｑ ａ Ａ Ｓ ／Ａ １Ｏａ Ｓ 系のへテロバイポ
ーラトランジスタにｐｍＧａＡｓ層全形成した場合の問
題点を述へる。第２図にヘテロバイポーラトランジスタ
の断面構造の例を示す。３０はｎ型ＧａＡｓ層３１はｎ
”ＧａＡｓ層、３２はコレクタでｎ型ＧａＡｓ層で〜１
０１６ｃｍ−３の濃度である。３３はｐ型ベース層でド
ーパントとしてはＺｎを用い、１０１８ｃｍ−３の濃度
である。３４は工εツタでｎ型ＡｔＧａＡｓ層である。
ーラトランジスタにｐｍＧａＡｓ層全形成した場合の問
題点を述へる。第２図にヘテロバイポーラトランジスタ
の断面構造の例を示す。３０はｎ型ＧａＡｓ層３１はｎ
”ＧａＡｓ層、３２はコレクタでｎ型ＧａＡｓ層で〜１
０１６ｃｍ−３の濃度である。３３はｐ型ベース層でド
ーパントとしてはＺｎを用い、１０１８ｃｍ−３の濃度
である。３４は工εツタでｎ型ＡｔＧａＡｓ層である。
３６はエミッタ電極、３５はベース電極、３８はコレク
タ電極を各々示している。この様なバイポーラトランジ
スタを作成するときにはｐ＋拡散領域３９をつくクベー
ス電極形成時に高温プロセスを使うために、ベース領域
及びこのｐ＋層のｎ型ドーパントが拡散してしまい良好
なｐ −ｎＪｕｎｃｔｉｏｎが形成できないという欠点
金有していた。この欠点はエミッタとベースのへテロ４
ｆｌにおいて特に顕著であった。
タ電極を各々示している。この様なバイポーラトランジ
スタを作成するときにはｐ＋拡散領域３９をつくクベー
ス電極形成時に高温プロセスを使うために、ベース領域
及びこのｐ＋層のｎ型ドーパントが拡散してしまい良好
なｐ −ｎＪｕｎｃｔｉｏｎが形成できないという欠点
金有していた。この欠点はエミッタとベースのへテロ４
ｆｌにおいて特に顕著であった。
本発明の目的は、不純物を故意には含ませずに、ｎ型或
いはｐ型の化合物半導体全形成する方法を用いて、高温
プロセスでも、キアリア密度の急峻なプロファイルを維
持できるヘテロ接合型ＦＥＴ。
いはｐ型の化合物半導体全形成する方法を用いて、高温
プロセスでも、キアリア密度の急峻なプロファイルを維
持できるヘテロ接合型ＦＥＴ。
あるいは、ｐ型キアリア拡散のないヘテロバイポーラト
ランジスタの製造方法を提供することにある。
ランジスタの製造方法を提供することにある。
第３図に、有機金属熱分解法（ＯＭ−ＶＰＥ法）による
アンドープＡｔｏ、ａＧａｏ７ＡＳの結晶成長の実施例
を示す。横軸はＶ族原料のアルシンｌｌＡｓＨ３〕と■
族原料である（ ＣＨ３） ３０ ａ ［ＴＭＧ ］と
（ＣＨ３） ｓ ｋｔ ［ＴＭＡ ］の比を示し、縦軸
はホール測定によるキアリア濃度の測定値を示す。同図
かられかるようにＯＭ−ＶＰＥ法では■／■比を大きく
することにより、アンドープ型Ａｔｘ Ｇ ａｌ−ｘ
Ａ Ｓ層を形成できる。
アンドープＡｔｏ、ａＧａｏ７ＡＳの結晶成長の実施例
を示す。横軸はＶ族原料のアルシンｌｌＡｓＨ３〕と■
族原料である（ ＣＨ３） ３０ ａ ［ＴＭＧ ］と
（ＣＨ３） ｓ ｋｔ ［ＴＭＡ ］の比を示し、縦軸
はホール測定によるキアリア濃度の測定値を示す。同図
かられかるようにＯＭ−ＶＰＥ法では■／■比を大きく
することにより、アンドープ型Ａｔｘ Ｇ ａｌ−ｘ
Ａ Ｓ層を形成できる。
本発明は、この原理を用いてｎ型Ａｔｘ Ｇ ａｌ−ｘ
ＡｓとアンドープＧａＡｓのへテロ接合全形成し、高
速のへテロ接合型Ｆ’ＥＴ’に作ることにある。
ＡｓとアンドープＧａＡｓのへテロ接合全形成し、高
速のへテロ接合型Ｆ’ＥＴ’に作ることにある。
−刃部４図には、ＯＭ−ＶＰＥ法を用いたアンドープＱ
ａＡｓの結晶成長の実施を示す。横軸はＶ／■比を示す
。縦軸は同様にホール測定によるキアリア濃度の測定値
を示す。第３図、第４図ともに成長温度７００ＣＶ族、
■族原料のキアリアガスとしてのＨ２の流量は毎分４ｔ
の場合を各々示している。
ａＡｓの結晶成長の実施を示す。横軸はＶ／■比を示す
。縦軸は同様にホール測定によるキアリア濃度の測定値
を示す。第３図、第４図ともに成長温度７００ＣＶ族、
■族原料のキアリアガスとしてのＨ２の流量は毎分４ｔ
の場合を各々示している。
本発明はアンドープＩ）ＷＧａＡｓ層をヘテロバイポー
ラトランジスタのベース領域に用いるものである。
ラトランジスタのベース領域に用いるものである。
本発明では一貫してｎ型あるいはｐ型ドーパントヲ使用
しておらず、高温プロセスでの不純物原子の拡散という
問題は生じない。
しておらず、高温プロセスでの不純物原子の拡散という
問題は生じない。
実施例１
ヘテロ接合型電界効果トランジスタの製造に本発明を適
用した例を第５図〜第７図を用いて説明する。
用した例を第５図〜第７図を用いて説明する。
第５図では、半絶縁性ＧａＡｓ基板１０の上にＯＭ−Ｖ
ＰＥ法によりＡ Ｓ Ｈ３とＴＭＧのＶ／ＩＩＩ比を３
０にした状態で基板温度６５０Ｃでアンドープの高純度
ＧａＡＳ層１１を約１μｍ成長させ、つづいてＡＳＨａ
とＴＭＧ、’Ｉ’ＭＡＯ比、［ＡｓＨ３］／（（ＴＭＧ
］＋［’ｌ’ＭＡ））’ｔ４０にして７：／）”−プＡ
ｔＯ，３０ａ０．７ＡＳ層１２’１１００人成長させ、
（通常Ａｔの混晶比は０．３近傍にとっている）、更に
［ＡｓＨｓ］／ （［ＴＭＧ）＋［ＴＭＡ：］）比を１
５０にしてアンドープｎ型Ａｔ ｏ、ａ Ｇ ａ ｏ、
７ Ａ ｓ層１３／に４００人成長させ、続いて［Ａ
Ｓ層３ ］／［ＴＭ０１ （７）比’ｉ６０にしてアン
ドープｎ型ＧａＡｓ層１４′全１００人成長した。
ＰＥ法によりＡ Ｓ Ｈ３とＴＭＧのＶ／ＩＩＩ比を３
０にした状態で基板温度６５０Ｃでアンドープの高純度
ＧａＡＳ層１１を約１μｍ成長させ、つづいてＡＳＨａ
とＴＭＧ、’Ｉ’ＭＡＯ比、［ＡｓＨ３］／（（ＴＭＧ
］＋［’ｌ’ＭＡ））’ｔ４０にして７：／）”−プＡ
ｔＯ，３０ａ０．７ＡＳ層１２’１１００人成長させ、
（通常Ａｔの混晶比は０．３近傍にとっている）、更に
［ＡｓＨｓ］／ （［ＴＭＧ）＋［ＴＭＡ：］）比を１
５０にしてアンドープｎ型Ａｔ ｏ、ａ Ｇ ａ ｏ、
７ Ａ ｓ層１３／に４００人成長させ、続いて［Ａ
Ｓ層３ ］／［ＴＭ０１ （７）比’ｉ６０にしてアン
ドープｎ型ＧａＡｓ層１４′全１００人成長した。
この様なアンドーグｎ型Ｑ ａ Ａ ８ Ｉｌｌ、Ａｔ
ＧａＡｓ層のキアリア濃度はホール測定により各々５×
１０” ｃｍ−３であった。
ＧａＡｓ層のキアリア濃度はホール測定により各々５×
１０” ｃｍ−３であった。
この様なヘテロ接合結晶を成長させると通常の方法によ
りソース・ドレイン電極をＡｕ−Ｇｅ／Ｎｉ／Ａｕを用
いて作成し、Ｍｏ／ＡＵを用いてゲート電極を形成しト
ランジスタとした。
りソース・ドレイン電極をＡｕ−Ｇｅ／Ｎｉ／Ａｕを用
いて作成し、Ｍｏ／ＡＵを用いてゲート電極を形成しト
ランジスタとした。
本工程には全く、ｎ型ドーパント全故意にはドープして
いないことが特徴である。Ｖ族と■族比を調整すること
により極めて制御性よくｎ型Ａ７ＧａＡ、ｓ層とｎ型Ｇ
ａＡｓ層のキアリア濃度を制御することが可能である。
いないことが特徴である。Ｖ族と■族比を調整すること
により極めて制御性よくｎ型Ａ７ＧａＡ、ｓ層とｎ型Ｇ
ａＡｓ層のキアリア濃度を制御することが可能である。
その結果閾値制御性がｎ型不純物金ドープする場合に比
らべて向上する。
らべて向上する。
第６図では、寄生抵抗低減のためにゲート電極１６をマ
スクにして加速電圧７５ｋＶ、ドーズ量２ Ｘ １０”
ｃｍ−２のＳｉイオン１７を注入する例を示したもの
である。この場合打ち込まれたＳｉ原子は活性化するた
めにＡｓ１ｊツチな雰囲気中で、８００Ｃ２０分のアニ
ールを行なった。その後ソース・ドレイン電極金属を通
常の方法で蒸着させた。幾何学的構成としては第１図に
示されるものと同様である。
スクにして加速電圧７５ｋＶ、ドーズ量２ Ｘ １０”
ｃｍ−２のＳｉイオン１７を注入する例を示したもの
である。この場合打ち込まれたＳｉ原子は活性化するた
めにＡｓ１ｊツチな雰囲気中で、８００Ｃ２０分のアニ
ールを行なった。その後ソース・ドレイン電極金属を通
常の方法で蒸着させた。幾何学的構成としては第１図に
示されるものと同様である。
本工程の特徴は、ゲート金属電極下のｎ型Ｑ ａＡｓｎ
型ＡｔＧａＡｓ はｎ型ドーノくントを含んでいないた
めに８００Ｃの高温アニールを行なった後にも、ヘテロ
界面（１１と１２．１３’の界面）でのｎ型キアリア密
度プロファイルは急峻のままであった。即ち、第５図で
作成した場合の典型的な７７にの移動度は１２０，００
０ｍ”／Ｖ＠Ｓであった。第６図で示すプロセス？通し
た場合の７７にの移動度もほとんど変化がみられず１２
０，０００ｍ”／Ｖ’Ｓのままであった。
型ＡｔＧａＡｓ はｎ型ドーノくントを含んでいないた
めに８００Ｃの高温アニールを行なった後にも、ヘテロ
界面（１１と１２．１３’の界面）でのｎ型キアリア密
度プロファイルは急峻のままであった。即ち、第５図で
作成した場合の典型的な７７にの移動度は１２０，００
０ｍ”／Ｖ＠Ｓであった。第６図で示すプロセス？通し
た場合の７７にの移動度もほとんど変化がみられず１２
０，０００ｍ”／Ｖ’Ｓのままであった。
本発明は、第６図に示す高温プロセスを使うセルフ・ア
ラインプロセスに極めて有効であることがわかる。
ラインプロセスに極めて有効であることがわかる。
第７図はゲート金属１６を形成後、ホトレジストをソー
ス・ドレイン電極部が露出する様に１．５μｍ塗布しｎ
型ＧａＡｓ層１４’、ｎ型Ａ ｔＧ ａ Ａ ｓ層１３
′アンドープＡ ７Ｇ ａ Ａ ｓ層１２をエツチング
で除去し、ホトレジストをマスクとして８４イオン１７
全加速電圧１００ ｋ Ｖ、）’−ｘｚｌ ｘｌ ０１
３ｔｙｎ−２だけ注入した。その後、ＡＳＩＪツチの雰
囲気中で８００Ｃ３０分間のアニールを行なった。
ス・ドレイン電極部が露出する様に１．５μｍ塗布しｎ
型ＧａＡｓ層１４’、ｎ型Ａ ｔＧ ａ Ａ ｓ層１３
′アンドープＡ ７Ｇ ａ Ａ ｓ層１２をエツチング
で除去し、ホトレジストをマスクとして８４イオン１７
全加速電圧１００ ｋ Ｖ、）’−ｘｚｌ ｘｌ ０１
３ｔｙｎ−２だけ注入した。その後、ＡＳＩＪツチの雰
囲気中で８００Ｃ３０分間のアニールを行なった。
第４図の場合と同様にこの場合もキアリア移動度の低下
はみられなかった。なお本発明は第５図のｎ型ＡｔＧａ
Ａｓ層１３′の上にｐ型ＡｔＧａＡｓ層を設は高耐圧化
をはかる構造、あるいはｎ型ＧａＡｔＡｓ 層１３′の
上にｐ型ＡｔＧａＡｓ層及びこれに続くオーミックな電
極をもつヘテロＪｕｎｃｔｉｏ Ｆ Ｅ Ｔの場合にも
ｐ型形成において有効である。
はみられなかった。なお本発明は第５図のｎ型ＡｔＧａ
Ａｓ層１３′の上にｐ型ＡｔＧａＡｓ層を設は高耐圧化
をはかる構造、あるいはｎ型ＧａＡｔＡｓ 層１３′の
上にｐ型ＡｔＧａＡｓ層及びこれに続くオーミックな電
極をもつヘテロＪｕｎｃｔｉｏ Ｆ Ｅ Ｔの場合にも
ｐ型形成において有効である。
実施例２
次に本発明をＡｔＧａＡｓ／ＧａＡｓヘテロバイポーラ
トランジスタに適用した場合の実施工程例全第８図に示
すＳ ｉ ’ｋ Ｉ Ｘ １０１８ｃｍ−３ドープした
ＱａＡｓ基板３０上に、コレクタ層との接触を良好にす
るために２×１０１８ｃｒｎ−３のｎ”−ＧａＡｓ層３
１を約１μｍＯＭ−ＶＰＥ法により形成した。
トランジスタに適用した場合の実施工程例全第８図に示
すＳ ｉ ’ｋ Ｉ Ｘ １０１８ｃｍ−３ドープした
ＱａＡｓ基板３０上に、コレクタ層との接触を良好にす
るために２×１０１８ｃｒｎ−３のｎ”−ＧａＡｓ層３
１を約１μｍＯＭ−ＶＰＥ法により形成した。
−ｔｏ、！：ｅｘ板温度６５０Ｃ，Ｖ／Ｉｌｌ比４０、
ｎ型ドーパントとしては８ｉＨ４に用いた。次にＳｉド
（９） 一ピングの量をかえてｌ Ｘ １０” ｔｙｎ−３のド
ーピング濃度で３０００人のコレクタ層のｎ型ＱａＡｓ
層３３′を形成した。
ｎ型ドーパントとしては８ｉＨ４に用いた。次にＳｉド
（９） 一ピングの量をかえてｌ Ｘ １０” ｔｙｎ−３のド
ーピング濃度で３０００人のコレクタ層のｎ型ＱａＡｓ
層３３′を形成した。
次に■／■比を５にして、アンドープの状態で１０００
人のｐ型層を形成した。ｐ型キアリア濃度はＩ Ｘ １
０” ｔｙｎ−”であった。次にＩ ＣＨｓ ） Ａｔ
ｋ加えてエミッタであるＡｔＧａＡｓ層３４′全１×
１０” ｃｍ−３の濃度で、２０００人の膜厚に形成し
た。このときＶ／Ｉ比は１５０でアンドーグであった。
人のｐ型層を形成した。ｐ型キアリア濃度はＩ Ｘ １
０” ｔｙｎ−”であった。次にＩ ＣＨｓ ） Ａｔ
ｋ加えてエミッタであるＡｔＧａＡｓ層３４′全１×
１０” ｃｍ−３の濃度で、２０００人の膜厚に形成し
た。このときＶ／Ｉ比は１５０でアンドーグであった。
次にエミッタ抵抗を下げるためにｎ” ＧａＡｓ層４０
ｋＳｒＨ＜ｋドーピングカスとして用い２×１０” ｃ
ｍ−”の濃度、膜厚１０００人で形成した。
ｋＳｒＨ＜ｋドーピングカスとして用い２×１０” ｃ
ｍ−”の濃度、膜厚１０００人で形成した。
この様に基本的なエピタキシャル層を形成したのちは、
通常の方法で、エミッタ電極、ベース電極、コレクタ電
極金形成し第２図に示す様なヘテロバイポーラトランジ
スタを形成した。
通常の方法で、エミッタ電極、ベース電極、コレクタ電
極金形成し第２図に示す様なヘテロバイポーラトランジ
スタを形成した。
本実施例ではｎ型ＡｔＧａＡｓ 層、即ち、エミツタ層
はアンドープｎ型としたがｈｓｉ全ドープしたｎ型でも
良い。
はアンドープｎ型としたがｈｓｉ全ドープしたｎ型でも
良い。
実施例１．２ではＧａＡｓ／ＡｔＧａＡｓ系で行なつ（
１０′ｉパ た例を示したが、他のへテロ接合系でも適当である。
１０′ｉパ た例を示したが、他のへテロ接合系でも適当である。
たとえば、ＩｎＰ −ＩｎＱａＡｓＰ、ＩｎＰ−ＩｎＧ
ａＡｓ。
ａＡｓ。
Ｉ ｎＡ Ｓ Ｇ ａＡ Ｓ Ｓ ｂ 、 ＡｔｊＧ
ａｌ−ｙ Ａ Ｓ −ＡＩＸＧａｌ−ｘ Ａｓ等である
。
ａｌ−ｙ Ａ Ｓ −ＡＩＸＧａｌ−ｘ Ａｓ等である
。
（１） 本発明の効果をまとめると、ｎ型ドーパントを
用いることなしにｎ型化合物半導体層を形成することに
より、高温プロセスを経てもヘテロ接合型ＦＥＴのへテ
ロ接合界面でのキアリアプロファイルは急峻性を保持す
ることができ、ＦＥＴ性能の劣化を防げる。
用いることなしにｎ型化合物半導体層を形成することに
より、高温プロセスを経てもヘテロ接合型ＦＥＴのへテ
ロ接合界面でのキアリアプロファイルは急峻性を保持す
ることができ、ＦＥＴ性能の劣化を防げる。
（２）ｐ型ドーパントヲ用いることなしたｎ型化合物半
導体層を形成することにより、高温プロセスに伴うｐ型
キアリアの拡散によるトランジスタ性能の劣化を解決で
きた。
導体層を形成することにより、高温プロセスに伴うｐ型
キアリアの拡散によるトランジスタ性能の劣化を解決で
きた。
第１図、第２図は選択ドープヘテロ接合型ＦＥＴ、ヘテ
ロバイポーラトランジスタの断面図である。 第３．第４図はＯＭ−ＶＰＥ法によるアンドープ（１１
） ＡｔＧａＡｓ 、 ＱａＡ、ｓ の結晶成長例を示す図
である。 第５．６．７図は本発明全選択ドープヘテロ接合型ＰＥ
Ｔに適用した場合の工程図を示す断面図、第８図は本発
明をヘテロバイポーラトランジスタに適用した場合のエ
ピタキシャル結晶成長層を示す断面図である。 １１・・・アンドープＧａ穴Ｓ層、１３・・・ｎ型ドー
プＡｔＧａＡｓ 層、１５・・・ソース・ドレイン電極
、１６・・・ゲート電極、１３′・・・アンドープｎ型
Ａ、！ＧａＡｓ層、１４ ’ ・・・アンドープｎ型（
）ａＡｓ層、１７−・・Ｓｉイオン、３２−・ｎ型Ｑａ
Ａｓ層、３３・・・ｐ型ドーグＱａＡｓ層、３３′・・
・アンド−プル型ＱａＡｓ層、３４−ｎ型ドープＧａｐ
ｓ層、３４′・・・アンドープｎ型ＱａＡｓ層、３５・
・・ベース電極、（１２） 第 １ 図 γ ２ 図 ￥：Ｊ３ 目 ［，４Ｓ）１３）／（［７Ｍ ＆］＋［ＴＭ、４））特
開昭ＧＯ−ＩＧ７４１７（５）
ロバイポーラトランジスタの断面図である。 第３．第４図はＯＭ−ＶＰＥ法によるアンドープ（１１
） ＡｔＧａＡｓ 、 ＱａＡ、ｓ の結晶成長例を示す図
である。 第５．６．７図は本発明全選択ドープヘテロ接合型ＰＥ
Ｔに適用した場合の工程図を示す断面図、第８図は本発
明をヘテロバイポーラトランジスタに適用した場合のエ
ピタキシャル結晶成長層を示す断面図である。 １１・・・アンドープＧａ穴Ｓ層、１３・・・ｎ型ドー
プＡｔＧａＡｓ 層、１５・・・ソース・ドレイン電極
、１６・・・ゲート電極、１３′・・・アンドープｎ型
Ａ、！ＧａＡｓ層、１４ ’ ・・・アンドープｎ型（
）ａＡｓ層、１７−・・Ｓｉイオン、３２−・ｎ型Ｑａ
Ａｓ層、３３・・・ｐ型ドーグＱａＡｓ層、３３′・・
・アンド−プル型ＱａＡｓ層、３４−ｎ型ドープＧａｐ
ｓ層、３４′・・・アンドープｎ型ＱａＡｓ層、３５・
・・ベース電極、（１２） 第 １ 図 γ ２ 図 ￥：Ｊ３ 目 ［，４Ｓ）１３）／（［７Ｍ ＆］＋［ＴＭ、４））特
開昭ＧＯ−ＩＧ７４１７（５）
Claims (1)
- 有機熱分解法を用い、結晶成長せしめる時に■族と■族
の成分比を変えることで当該半導体層の伝導度の型を制
御する工程ケ有すること全特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168984A JPS60167417A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168984A JPS60167417A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167417A true JPS60167417A (ja) | 1985-08-30 |
Family
ID=12062030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168984A Pending JPS60167417A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167417A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196079A (ja) * | 1987-02-06 | 1988-08-15 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ヘテロ接合ｆｅｔ |
| US5315133A (en) * | 1992-01-30 | 1994-05-24 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor structure including p-type and n-type regions doped with carbon |
-
1984
- 1984-02-10 JP JP2168984A patent/JPS60167417A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196079A (ja) * | 1987-02-06 | 1988-08-15 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ヘテロ接合ｆｅｔ |
| US5315133A (en) * | 1992-01-30 | 1994-05-24 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor structure including p-type and n-type regions doped with carbon |
| US5387544A (en) * | 1992-01-30 | 1995-02-07 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor device including carbon as a dopant |
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