JPS6016727A - Ｍｏｓトランジスタ回路 - Google Patents
Ｍｏｓトランジスタ回路Info
- Publication number
- JPS6016727A JPS6016727A JP59116518A JP11651884A JPS6016727A JP S6016727 A JPS6016727 A JP S6016727A JP 59116518 A JP59116518 A JP 59116518A JP 11651884 A JP11651884 A JP 11651884A JP S6016727 A JPS6016727 A JP S6016727A
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- JP
- Japan
- Prior art keywords
- output
- inverter
- channel
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯＳ ｌ−ランジスタ回路、特にスタティッ
ク型ＭＯ３、・ソファ回路に関する。
ク型ＭＯ３、・ソファ回路に関する。
従来、第１図に示すような人力１の信号に対する出力信
けを出力端子２て、その反転信けを出ソＪ端ｒ；３で取
り出すＩ・・ソファ回路ん（ま、第２ ＋ｇ＋ ＋こ示
すようなインバータＡ２〜Ａ６で構成されており、その
出カフは、Ａ２ ＋ Ａ ３ ＋ Ａ ４ ＋ Ａ ５
を介し、また反転出力８は、Ａ２ 、 Ａ３． Ａｔ、
を介して？１）られていた。
けを出力端子２て、その反転信けを出ソＪ端ｒ；３で取
り出すＩ・・ソファ回路ん（ま、第２ ＋ｇ＋ ＋こ示
すようなインバータＡ２〜Ａ６で構成されており、その
出カフは、Ａ２ ＋ Ａ ３ ＋ Ａ ４ ＋ Ａ ５
を介し、また反転出力８は、Ａ２ 、 Ａ３． Ａｔ、
を介して？１）られていた。
一般にバッファ回路の出カフ、８の波形は、次段の回路
、例えばデコーダ回路などに接続されるため、横軸に時
間を縦軸に電圧レベルをとって同一グラフに画いたとき
、出力レベルの中間値でクロスすることが望ましい。し
かし、第２図に示す（ｉ６来の方式では、出カフの系統
のインバータ数が出力８の系統に比べ１段多く、その分
だけ信号遅延が生ずるという欠点があった。したがって
、出力レベルをクロスさせるために、第２図のＡ６を構
成するＭＯ３素子のＷ／Ｌ（チャネル幅／チャネル長）
比を小さくし、結果として出カフ、８のクロス・ポイン
トをＡ５の遅い波形に合わせていた。さらに、出力のク
ロス・ポイントを中間値に持っていくように設計するこ
とは容易ではなかった。
、例えばデコーダ回路などに接続されるため、横軸に時
間を縦軸に電圧レベルをとって同一グラフに画いたとき
、出力レベルの中間値でクロスすることが望ましい。し
かし、第２図に示す（ｉ６来の方式では、出カフの系統
のインバータ数が出力８の系統に比べ１段多く、その分
だけ信号遅延が生ずるという欠点があった。したがって
、出力レベルをクロスさせるために、第２図のＡ６を構
成するＭＯ３素子のＷ／Ｌ（チャネル幅／チャネル長）
比を小さくし、結果として出カフ、８のクロス・ポイン
トをＡ５の遅い波形に合わせていた。さらに、出力のク
ロス・ポイントを中間値に持っていくように設計するこ
とは容易ではなかった。
本発明の目的は、したがって、上記従来技術の欠点を克
服し、波形の整った高速の出力を６するバッファ回路を
提供することである。
服し、波形の整った高速の出力を６するバッファ回路を
提供することである。
−１−記目的を達成するために、本発明によるＭＯＳト
う／／スタ回路は、バッファ回路の出力段イノハークが
第１導電型チャネルＭＯ３素子をドライバＭＯ８素ｒ、
第２導電型チャネルＭＯ３素子を負荷ＭＯ３素子とする
フリップ・フロップ回路からなり、第１導電型チャネル
ＭＯ３素子か負荷ＭＯＳ素ｒ−に並列に接続されている
ことを要旨とする。
う／／スタ回路は、バッファ回路の出力段イノハークが
第１導電型チャネルＭＯ３素子をドライバＭＯ８素ｒ、
第２導電型チャネルＭＯ３素子を負荷ＭＯ３素子とする
フリップ・フロップ回路からなり、第１導電型チャネル
ＭＯ３素子か負荷ＭＯＳ素ｒ−に並列に接続されている
ことを要旨とする。
すなわち、第２図を参照すれば、バッファ回路の出力段
インバータＡ５． Ａ６をｎチャネルＭ ＯＳ素子をド
ライバーＭＯ３，ｐチャネルＭＯ３素子を負荷ＭＯ３と
するフリップ・フロップ回路で溝成し、さらに負荷ＭＯ
３にｎチャネル間Ｏ８素子を並列に接続するものである
。
インバータＡ５． Ａ６をｎチャネルＭ ＯＳ素子をド
ライバーＭＯ３，ｐチャネルＭＯ３素子を負荷ＭＯ３と
するフリップ・フロップ回路で溝成し、さらに負荷ＭＯ
３にｎチャネル間Ｏ８素子を並列に接続するものである
。
以下に実施例を用いて本発明によるＭＯＳ ＋−ラ／ジ
スタ回路を一層詳しく説明する。
スタ回路を一層詳しく説明する。
第３図は本発明によるバッファ回路の構成図を示す。同
図において、Ｑ、、Ｑ、はｐチャネルＭＯ５素子、Ｑ２
． Ｑｓ、 Ｑｓ、 Ｑ、はｎ −ｆ−ヤネルＭＯ８素
子テある。ここてインバータＡ３の出力５は、Ｑ２．Ｑ
４およびＱ６に接続され、その反転出力であるインバー
タＡ４の出力６は、Ｑ、、ＱｓおよびＱｓに接続されフ
リップ・フ１コツプを構成する。その出力は９および１
０である。
図において、Ｑ、、Ｑ、はｐチャネルＭＯ５素子、Ｑ２
． Ｑｓ、 Ｑｓ、 Ｑ、はｎ −ｆ−ヤネルＭＯ８素
子テある。ここてインバータＡ３の出力５は、Ｑ２．Ｑ
４およびＱ６に接続され、その反転出力であるインバー
タＡ４の出力６は、Ｑ、、ＱｓおよびＱｓに接続されフ
リップ・フ１コツプを構成する。その出力は９および１
０である。
つぎに本回路の動作を説明する。第３図において、Ａ２
の入力１に第４図（ａ）に示すようなＬｏｗ状態からＨ
ｉｇｈ状態へ変化する入力信号を印加した場合を考える
。この状態ではＡ２の出力４は、Ｈｉｇｈ状態からＬｏ
ｗ状態（（ｂ）図）、Ａ３の出力５はＬｏｗ状態からＨ
ｉｇｈ状態（（Ｃ）図）、さらにＡ４の出力６はＨｉｇ
ｈ状態からＬｏｗ状態へ（（ｄ）図）、と逐次各インバ
ータの遅れ時間で出力か変化する。このとき、Ａ４の出
力６が、Ｌｏｗ状態となる前に、Ａ３の出ノＪ５はＨｉ
ｇｈ状態となるため、フリップ・フロップ構成のｎチャ
ネルＭＯ５素子Ｑ２．、 Ｑ６はＯＮ状態、ｐチャネル
ＭＯ５素子Ｑ４はＯＦＦ状態となって、出力９のＬｏｗ
レベルはわずかに持ち上がり、かつ出力１０の高レベル
は低下する（第４図ｔｅｌのＡ）。
の入力１に第４図（ａ）に示すようなＬｏｗ状態からＨ
ｉｇｈ状態へ変化する入力信号を印加した場合を考える
。この状態ではＡ２の出力４は、Ｈｉｇｈ状態からＬｏ
ｗ状態（（ｂ）図）、Ａ３の出力５はＬｏｗ状態からＨ
ｉｇｈ状態（（Ｃ）図）、さらにＡ４の出力６はＨｉｇ
ｈ状態からＬｏｗ状態へ（（ｄ）図）、と逐次各インバ
ータの遅れ時間で出力か変化する。このとき、Ａ４の出
力６が、Ｌｏｗ状態となる前に、Ａ３の出ノＪ５はＨｉ
ｇｈ状態となるため、フリップ・フロップ構成のｎチャ
ネルＭＯ５素子Ｑ２．、 Ｑ６はＯＮ状態、ｐチャネル
ＭＯ５素子Ｑ４はＯＦＦ状態となって、出力９のＬｏｗ
レベルはわずかに持ち上がり、かつ出力１０の高レベル
は低下する（第４図ｔｅｌのＡ）。
その後、Ａ４の出力６がＬｏｗ状態となるやいなや、ｎ
チャｔ、 ７１／ ＭＯ５素子Ｑ２． Ｑｓ、 Ｑｓ
、 Ｑ６テ構成されるフリップ・フロップに正帰還かか
がり、ｐチャｆルＭＯ８素子Ｑ１かＯＮ状態となるため
、出力９゜１０は高速に反転することになる。第４図（
ｅ）において、実線は出力９における電圧波形を、破線
は出力１０における電圧波形を示す。
チャｔ、 ７１／ ＭＯ５素子Ｑ２． Ｑｓ、 Ｑｓ
、 Ｑ６テ構成されるフリップ・フロップに正帰還かか
がり、ｐチャｆルＭＯ８素子Ｑ１かＯＮ状態となるため
、出力９゜１０は高速に反転することになる。第４図（
ｅ）において、実線は出力９における電圧波形を、破線
は出力１０における電圧波形を示す。
さらに、出力の立上り波形を高速化するためには、第３
図のｎチャネルＭＯ３素子Ｑ２．Ｑｓのゲート・チャネ
ル寸法比Ｗ／ＬをｐチャネルＭＯ５素子Ｑ、、Ｑ４のＷ
／Ｉ−より大きくする方が有利である。
図のｎチャネルＭＯ３素子Ｑ２．Ｑｓのゲート・チャネ
ル寸法比Ｗ／ＬをｐチャネルＭＯ５素子Ｑ、、Ｑ４のＷ
／Ｉ−より大きくする方が有利である。
例えば、１例として、Ｑ２ ＋ Ｑｓ （’） Ｗ／Ｌ
ヲ２０− Ｑ ＋ ＋Ｑ４のＷ／Ｌを１５にすることに
よって適正に動作する。この場合、Ｑｓ、Ｑ６のＷ／Ｌ
を３０とした。
ヲ２０− Ｑ ＋ ＋Ｑ４のＷ／Ｌを１５にすることに
よって適正に動作する。この場合、Ｑｓ、Ｑ６のＷ／Ｌ
を３０とした。
本発明の回路構成ては、Ａ４の出力６の立上り、立下り
で出力９，１０の立上り、立下りが制御されるから、出
力レベルのクロス・ポイントを中間値に持って行くこと
が容易になる。
で出力９，１０の立上り、立下りが制御されるから、出
力レベルのクロス・ポイントを中間値に持って行くこと
が容易になる。
以上述べたように、本発明によれば従来技術のバッファ
回路に比べ、出力波形の良く整った設削−が容易で、か
つ高速のバフフッ回路が実現できる。
回路に比べ、出力波形の良く整った設削−が容易で、か
つ高速のバフフッ回路が実現できる。
なお本発明では、Ｑ、、Ｑ４をｐチャネルＭＯ５素子、
Ｑ２． Ｑｓ、 Ｑｓ、 Ｑ６ ’ｉ： ｎ −ｆ ヤ
ネルＭｏｓ 素子トして使用したが、Ｑ、、Ｑ４をｎチ
ャネルＭＯ３素子、Ｑ２． Ｑｓ、 Ｑｓ、 Ｑ６ヲＩ
） チャネルＭＯ３素子トシ”Ｃ１ｎチャネルＭＯ３素
子とｐチャネルＭＯ３素子の電位関係をすべて逆にする
ことにより、同様の動作が可能であることはもちろんで
ある。
Ｑ２． Ｑｓ、 Ｑｓ、 Ｑ６ ’ｉ： ｎ −ｆ ヤ
ネルＭｏｓ 素子トして使用したが、Ｑ、、Ｑ４をｎチ
ャネルＭＯ３素子、Ｑ２． Ｑｓ、 Ｑｓ、 Ｑ６ヲＩ
） チャネルＭＯ３素子トシ”Ｃ１ｎチャネルＭＯ３素
子とｐチャネルＭＯ３素子の電位関係をすべて逆にする
ことにより、同様の動作が可能であることはもちろんで
ある。
第１図はバッファ回路の一般的なブロック図、第２図は
従来技術によるバッファ回路の回路図、第３図は本発明
によるバッファ回路の回路図、第４図は第３図に示す回
路のいろいろな点における電圧レベルの変化を示す波形
図である。 ■・・・入力 ２．３・・・出力端子 ４、５．６．７．８・・・インバータの出ノＪ９．１０
・・・フリップフロップの出力Ａ、 、、、バッファ回
路 Ａ２・〜Ａ６・・インバータ Ｑ、、Ｑ４・・ｐチャネルＭＯ５素子 Ｑ２． Ｑ、、 Ｑ６． Ｑ６・・・１］チャネルＭＯ
３素子代理人弁理士 中村純之助 十１ 図 Ａ＋ 矛２四 オ・３■１ 才４し
従来技術によるバッファ回路の回路図、第３図は本発明
によるバッファ回路の回路図、第４図は第３図に示す回
路のいろいろな点における電圧レベルの変化を示す波形
図である。 ■・・・入力 ２．３・・・出力端子 ４、５．６．７．８・・・インバータの出ノＪ９．１０
・・・フリップフロップの出力Ａ、 、、、バッファ回
路 Ａ２・〜Ａ６・・インバータ Ｑ、、Ｑ４・・ｐチャネルＭＯ５素子 Ｑ２． Ｑ、、 Ｑ６． Ｑ６・・・１］チャネルＭＯ
３素子代理人弁理士 中村純之助 十１ 図 Ａ＋ 矛２四 オ・３■１ 才４し
Claims (1)
- バッファ回路の出力段インノく一夕か、第１導電型チャ
ネルＭＯ３累子をトライバＭＯ５素子、第２導電型チャ
ネルＭＯ３素子を負荷ＭＯ３素子とするフリップ・フロ
ップ回路からなり、第１導電型チャネルＭＯ５素子が負
荷ＭＯ３素子に並列に接続されていることを特徴とする
ＭＯＳトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116518A JPS6016727A (ja) | 1984-06-08 | 1984-06-08 | Ｍｏｓトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116518A JPS6016727A (ja) | 1984-06-08 | 1984-06-08 | Ｍｏｓトランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016727A true JPS6016727A (ja) | 1985-01-28 |
Family
ID=14689123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116518A Pending JPS6016727A (ja) | 1984-06-08 | 1984-06-08 | Ｍｏｓトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016727A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5442949A (en) * | 1977-09-10 | 1979-04-05 | Toshiba Corp | Ternary converter circuit |
-
1984
- 1984-06-08 JP JP59116518A patent/JPS6016727A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5442949A (en) * | 1977-09-10 | 1979-04-05 | Toshiba Corp | Ternary converter circuit |
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