JPS60159796A - 音声デ−タアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、マイクロコンピュータによって制御される音
声入出カシステムの音声データアクセス方式に関する。

〔発明の技術的背景とその問題点〕

ＬＳＩ技術の進歩により音声合成が身近になった。近年
、各社よシ音声分析／合成のための音声処理用ＬＳＩが
提供されており、このＬＳＩと、マイクロコンピュータ
とを組み合わせて使用することによシ、高度な音声入出
カシステムを構築できるようになった。上記ＬＳＩは、
ユーザの希望する発声音を分析し、デジタル化して得ら
れた音声データを各発生単位毎フレーズイピし、ＲＯＭ
あるいはＲＡＭに記憶し、これを読出し合成出力するも
のである。

ところで、上記ＬＳＩにより処理される音声データがＲ
ＡＭに収納されるシステムにおいて、音声処理は非同期
に行なわれるため、高価なスタティックＲＡＭが使用さ
れる。従って、音声処理用ＬＳＩがＲＥＡＤ／ＷＲＩＴ
Ｅできる音声データメモリのアドレス空間には制限があ
り、このアドレス空間の音声データを音声合成変換して
発声出来る時間は短時間であり連続長時間発生出来ない
。連続時間の使用に耐えるシステムを構築するにはメモ
リ容量を多く必要とし、コストアップの要因となる。

一方、コストの低廉化をはかるため、ＣＰＵ側で持つメ
モリ（主記憶）の一部を音声データファイルとして使用
し、自身で必要最小限のパツ７アメモリヲ持つシステム
が存在する。しかしながら、このシステムによれば、音
声処理用ＬＳＩとＣＰＵによるバッファメモリアクセス
の競合が生じ、ＣＰＵは音声処理用Ｌ　Ｓ　Ｉ　＋＝よ
る音声処理待以外の間隙をぬってバッファメモリの内容
更新及びコピー処理（バッファメモリの内容なＣＰＵメ
モリへ転送）を行なう必要がある。従って音声処理が継
続する場合を想定すると、バッファメモリの容量を極端
に小さくすることは出来ない。

〔発明の目的〕

本発明は上記事情に基づいてなされたものであり、その
目的は、音声処理用ＬＳＩによるバッファメモリのアク
セスサイクル中、Ｃ，ＰＵによるバッファメモリのＲＦ
ｉＡＤ／ＷＲＩＴＢを行なう、サイクルスチールアクセ
スを実現することにより、コストの低廉化をはかった高
性能な音声入出カシステムを提供する仁とにある。

〔発明の概要〕

本発明は上記目的を実現するため、ＣＰＵ側で持つメモ
リの一部を音声データファイルとして使用する音声入出
カシステムにおいて、バッファメモリを領域区分すると
共に、この種システムが従来よシ持つコンポーネントに
、良に、以下に示すコンポーネントを付加した。それは
、ＣＰＵ及び音声処理用ＬＳＩによシ生成出力されるア
ドレス情報を得、後述する制御回路から出力される選択
信号に基づき、い°ずれか一方のアドレス情報を選択し
、バッファメモリへ供給゛するマルチプレクサと、音声
処理用ＬＳＩにより生成出力されるアドレス情報の特定
ビットの内容を監視し、その内容によシバラフアメモリ
のアクセス領域及びアクセスサイクルを認識し、上記マ
ルチブレフサに対し、選択信号を、又、上記バッファメ
モリに対し、チッグプ七しクト信号を供給する制御回路
である。

上記構成とすることによシ、音声処理用ＬＳＩがバッフ
ァメモリにおける一方のメそリブロックをアクセスする
間、ＣＰＵは他方のメモリブロックを使用してＣＰＵメ
モリとの間でデータ転送を行なうことが出来る。従って
、少ないバッファメモリ容量にて連続した音声処理が実
現出来、廉価構成にて音声入出カシステムを提供できる
。

〔発明の実施例〕

以下、図面を使用して本発明に関し詳述する。

第１図は本発明が採用される音声人出−カシステムの実
施例を示すブロック図である。

図において、ｊｌは主メモリであり、ノログラム及び各
種データが収納される。本発明では、データが収納され
る領域の一部を音声データファイルとして使用する。因
中ハッナング地分がそれに相当する。１２はプロセッサ
ユニット（、ＣＰＵ）でめシ、上記主メモリ１１に収納
されたプログラムに従かいシステム全体を制御する。本
発明実施例では１チツプマイクロプロセツザを使用して
いる。

１３は音声処理用ＬＳＩである。音声処理用ＬＳＩＺＪ
は、ユーザの希望する発声音を分析しディジタル化され
た音声データを各発声単位毎フレーズ化し、後述する外
付はメモリ（バッファメモリ）に記憶し、音声合成を行
なう。本発明実施例では、この音声処理用ＬＳＩとして
、東芝製音声分析合成用Ｌ８　Ｉ　（Ｔ６８３１　）を
使用する。この音声処理用ＬＳ　Ｉ　Ｉ　Ｊは上記ＣＰ
Ｕ１２とは、インターフェース信号ライン１０１及びデ
ータライン１０２を介して接続される。

インタ−７′エース伯号ライン１０ノ上は、入力データ
な内蔵バッファへ取込むタイミングを指示するＳ　Ｔ　
Ａ　ＲＴ信号、ＢＵＯＹ信号、録音／再生等のモード制
御信号が伝播する。

１４は音声信号をスピーカ１５へ出力するＢＩ）Ｆ（バ
ンドパスフィルタ）及びノ母ワー’７７ｆ、１６はマイ
ク１７を介して入力された音声を増幅するマイクアンノ
及びＬＰＦ　（ローパスフィルタ）である。

１８は音声データ収納用の比較的小容偏のバッファメモ
リである。このバッファメモリ１８へは、マルチプレク
サ１９を介してアドレス情報が、又、データライン１０
２を介して音声データが、更には制御回路２０によって
メモリ制御信号が供給される。上記マルチプレクサ１９
へは、ＣＰＵ１２よシアドレスライン１０４を介しアド
レス情報が、又、アドレスライン１０３を介し音声処理
用ＬＳ１１３によシ生成出力されるアドレス情報が供給
され、ライン１０５を介し制御回路２０によって供給さ
れる選択信号に基づき、いずれか一方のアドレス情報を
選択し、ライン１０６を介してバッファメモリ１８−＼
供給する。即ち、このマルチプレクサ１９によシ音声処
理用Ｌ！４　Ｉ　１３とＣＰＵ１２による分−夕更新ア
ドレスの切替えがなされる。

尚、音声処理用Ｌ　８１１３により生成されるアドレス
情報の一部は、ＣＰＵ１２−＼供給されておシ、制御回
路２０はこの情報に従かいマルチプレクサ１９−％　５
択信号を供給すると共に、バッファメモリ１８のＲＥＡ
Ｄ／ＷＲＩ　ＴＢ制御を行なう。具体的に、制御回路２
ｏは、ＣＰＵＺ、２のコントロールの下、音声処理用Ｌ
Ｓ１１３からアドレスライン１θ３を介し供給されるア
ドレス情報の最上位ピッ）（ＭＯＢ）と最下位ピッ）（
ＬＳＢ）の内容に従がい、それぞれバッファメモリ１８
のアクセス領域、アクセスサイクルを知シ、ライン１０
５を介し選択信号を、ライン１０９を介しメモリ制御信
号を生成出力する。

尚、１０７はアドレスライン、１０８はデータラインで
ある。

第２図、第３図は、音声処理用Ｌ８Ｉｚ、ｖの、それぞ
れ、ＲＥＡＤサイクル、ＷＲＩＴＥサイクルの動作シー
ケンスを示すタイミングチャートである。両図とも、上
から順に、バッファメモリ１８へ供給するアドレス（ラ
インＪ　ＯにＡＤＲ）。

メモリ制御信号（ライン１０９：Ｃ８＠Ｒ／Ｗ）。

データ入出力の状態（ライン１０２）のタイミングを示
す。

第４図は本発明の特徴であるサイクルスチールアクセス
のタイミングを示す図である。図中、データ入出力部分
においてハツチング部分（■）が、ＣＰＵ１２によるバ
ッファメモリ１８のＲＢＡＤ／ＷＲＩＴＥを、空白部分
（■）が音声処理用ＬＳ１１３による音声処理サイクル
を示す。

以下、本発明実施例の動作につき詳述する。

音声処理用Ｌ８ＩＪＪが、音声処理のためにパックアメ
モリ１８から音声データなＲＥＡＤする場合、以下に示
す基本動作を実行する。

゛まず、音声処理用ＬＳＩＪＪは、自身で生成したアト
“レス情報を、マルチプレクサ１９へ供給する。

制御回路２０によシ第３図に示すタイミングにてチップ
セレクト信号（ＣＳ）が出力されることによυ、音声処
理用ＬＳ１１３は、該当データを取込んで音声処理を行
ない、ＢＰＦ及び・母ワーアング１４を介しスピーカ１
５よシ音声情報を出力する。

又、音声を入力する゛場合は、まずＬＰＦ及びマイクア
ンゾ１６にて高周波成分をカットして増幅し、音声処理
用ＬＳ　Ｉ　１３に入力する。

そして音声処理分析を行ない、バッファメモリ１８に対
し、第３図に示すタイミングにて誉込む。以上の動作は
、音声処理用ＬＳＩ７．９とＣＰＵ１２のコントロール
の下で実行される。

本発明では、上述した基本動作の他に音声入出力処理を
連続して行なうため、音声処理用Ｌ８ＩＪＪによシ生成
出力されるアドレス情報（最上位ピッ）＠ＡＭ”）に従
がい、パンファメモリ１８を２領域に区分し、音声処理
中−１３が一方のメモリブロックをアクセスする間、Ｃ
ＰＵＪ　２は他方のメモリブロックを使用して自身で持
つ主メモリ１１との間でデータの相互転送を行なってい
る。このことは、以下に示す動作原理に従がう。

即ち、第２図、第３図のタイミングチャートに示す様に
、音声処理用ＬＳ１１３は、ＲＥＡＤ／ＷＲＩＴＥサイ
クルにおいて、アドレスが確定した後、定時間待って、
メモリ制御信号であるチップセレクト（ＣＳ　）　、　
ＲＥＡＤ／ＷＲＩＴＥ信号（Ｒ／Ｗ）を出力する。ＣＰ
Ｕ　７２は、とのｃｓ。

Ｒ／　Ｗのメモリ制御信号が出力される迄の間隙を使用
し、音声処理用ＬＳ１１３がアクセスしていない、パッ
クアメモリの一方の領域をアクセスするものである。音
声処理用ＬＳ１１３によって生成されるアドレス情報（
ＡＤＨ）の一部（アドレスの最上位と最下位ビットであ
って、図ではＡ　Ｍ　＋　Ａ　Ｌで示される）はＣＰＵ
１２にも供給されていることは上述したとおシである。

ＣＰＵ１２はこのアドレス情報を監視することにより、
バッファメモリ１８のアクセス領域及びアクセスサイク
ルを認識することが出来る。

その内容に基づき、制御回路２０を起動し、上記マルチ
プレクサ１９に対し選択信号を、バッファメモリ１８に
対し、メモリ制御信号（ＣＳ）を供給するものである。

上記動作は第４図に示すタイミングチャートに従がって
行なわれる。

尚、以上の＃５２明は音声パターンを例示し、音声入出
カシステムに採用した場合について述べたが、バッファ
メモリを使用（７た低速な液晶ディスプレイのビデオＲ
ＡＭのアクセスにも同様の手法にて応用出来る。

〔発明の効果〕

以上説明の如く本発明によれば音声処理用ＬＳＩによる
音声処理サイクル中、ＣＰＵにより、バッファメモリの
内容を書き換え、及びコピーを何回も繰返し行々うこと
か出来、このことにより以下に列挙する効果を得ること
が出来る。

（１）　バッファメモリの容量を少なくできる０（２）
　少ないメモリ容量にて連続した音声処理ができる。

（３）低コストな音声入出カシステムが提供できる〇 （４）　音声データファイルとしてＣＰＵ側メモリを使
用しているため、そのデータ処理が有効かつ犬答量にで
き、拡張性のあるシステムの構築が可能になる。

【図面の簡単な説明】

第１図は本発明が採用される音声入出カシステムの実施
例を示すブロック図、第２図、第３図はそれぞれ音声処
理用ＬＳＩのＲＥＡＤ／’ＷＲＩ　Ｔ　Ｅサイクルの動
作を示すタイミングチャート、第４図は本発り］の動作
を示すタイミングチャートである。 １ノ・・・主メそり、１２・・・ＣＰＵ、１３・・・音
声処理用ＬＳＩ、１Ｂ・・・バッファメモリ、１９・・
・マルチプレクサ、２０・・・制御回路。 第１図 第２図 第３図 ＶＡＬＩＤ　ＤＡＴＡ 第４図 ■　■

Claims (1)

【特許請求の範囲】
1. ＣＰＵ側で持つメモリの一部を音声データファイルとし
   て使用し、音声処理用ＬＳＩによって入力音声を分析し
   合成出力する音声入出カシステムにおいて、上記音声処
   理用ＬＳＩの音声データバッファとして使用される比較
   的小容量のバッファメモリと、上記ＣＰＵ及び音声処理
   用ＬＳＩによシ生成出力されるアドレス情報を得、外部
   より供給される選択信号に基づきいずれか一方のアドレ
   ス情報を選択し上記バッファメモリへ供給するマルチプ
   レクサと、上記音声処理用ＬＳＩによシ生成出力される
   アドレス情報の一部内容に従かい上記ＣＰＵの監視の下
   、バッファメモリのアクセス領域及びアクセスサイクル
   を知り、上記マルチプレクサに対し選択信号を供給する
   と共に、上記バッファメモリに対しチップ選択信号を供
   給する制御回路とを有し、上記制御回路のコントロール
   の下、上記音声処理用ＬＳ、Ｉによる音゛声処理すイク
   ル中、ＣＰＵによるバッファメモリアクセスを行なうこ
   とを特徴とする音声データアクセス方式。