JPS60158632A - シリコン半導体層のエツチング方法 - Google Patents
シリコン半導体層のエツチング方法Info
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- JPS60158632A JPS60158632A JP1293384A JP1293384A JPS60158632A JP S60158632 A JPS60158632 A JP S60158632A JP 1293384 A JP1293384 A JP 1293384A JP 1293384 A JP1293384 A JP 1293384A JP S60158632 A JPS60158632 A JP S60158632A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本光明は、シリコン半導体層のエツチング方法に関する
。
。
従来、半導体装置を製造する際にシリコン半導体−に所
定深さの溝をエツチングにより形成することが行われて
いる。このシリコン半導体層のエツチング方法としてＣ
Ｉ２系のガスを使用するものがある。ＣＩ２系のガスの
３ｉに対するエツチング速度は、９００人／ｍｉ、ηで
あり、５ｉｎ２に対するエツチング速度は、３００人／
ｍｉη、Ａ１に対するエツチング速度は、７００人、／
η１ｍである。このため、シリコン半導体層を深さ１８
μｍまでエツチングする場合には、スペーサに５ｉ０２
膜を使用すると、厚さが６μｍ以上のＳｉＯ２膜を必要
とする。また、スペーサにＡ１膜を使用すると厚さ７μ
ｍ以上のＡ１膜を必要とする。しかし、５ｉＱｚ膜の厚
さが６μｍ以上になるとその厚さに耐えられずクラック
が発生する問題がある。また、Ａ１膜を７μｍ以上形成
することも非実用的であると共に、エツチングが困難に
なる。
定深さの溝をエツチングにより形成することが行われて
いる。このシリコン半導体層のエツチング方法としてＣ
Ｉ２系のガスを使用するものがある。ＣＩ２系のガスの
３ｉに対するエツチング速度は、９００人／ｍｉ、ηで
あり、５ｉｎ２に対するエツチング速度は、３００人／
ｍｉη、Ａ１に対するエツチング速度は、７００人、／
η１ｍである。このため、シリコン半導体層を深さ１８
μｍまでエツチングする場合には、スペーサに５ｉ０２
膜を使用すると、厚さが６μｍ以上のＳｉＯ２膜を必要
とする。また、スペーサにＡ１膜を使用すると厚さ７μ
ｍ以上のＡ１膜を必要とする。しかし、５ｉＱｚ膜の厚
さが６μｍ以上になるとその厚さに耐えられずクラック
が発生する問題がある。また、Ａ１膜を７μｍ以上形成
することも非実用的であると共に、エツチングが困難に
なる。
また、シリコン半導体層のエツチングにＣＦ４系のガス
を使用するものがある。この場合、３ｉのエツチング速
度は３０人／ｍｉη、５ｉ０２の１ツヂング速度は、３
００人／ｍ１Ｉｒ１１ＡＩのエツチング速度は、１０人
／ｍｉηである。このような条件でシリコン半導体層を
例えば１８μｍの深さまでエツチングしようとすると、
１００時間ものエツチング時間を必要する。このため、
実際上シリコン半導体層を１０μｍ以上の深さでエツチ
ングできなかった。
を使用するものがある。この場合、３ｉのエツチング速
度は３０人／ｍｉη、５ｉ０２の１ツヂング速度は、３
００人／ｍ１Ｉｒ１１ＡＩのエツチング速度は、１０人
／ｍｉηである。このような条件でシリコン半導体層を
例えば１８μｍの深さまでエツチングしようとすると、
１００時間ものエツチング時間を必要する。このため、
実際上シリコン半導体層を１０μｍ以上の深さでエツチ
ングできなかった。
本発明は、シリコン半導体層に深さ１０μｍ以上の溝を
容易に形成することができるシリコン半導体層のエツチ
ング方法を提供することをその目的とするものである。
容易に形成することができるシリコン半導体層のエツチ
ング方法を提供することをその目的とするものである。
本発明は、シリコン半導体層の被エツチング領域を酸化
し、フッ化炭素でエツチングした後、再び酸化してから
エツチングする工程を順次多数回繰返すようにしたこと
により、シリコン半導体層に深さ１０μｍ以上の溝を容
易に形成することができるシリコン半導体層のエツチン
グ方法である。
し、フッ化炭素でエツチングした後、再び酸化してから
エツチングする工程を順次多数回繰返すようにしたこと
により、シリコン半導体層に深さ１０μｍ以上の溝を容
易に形成することができるシリコン半導体層のエツチン
グ方法である。
（発明の実施例〕
以下、本発明の実施例について図面を参照して説明する
。
。
まず、第１図に示す如く、シリコン半導体層１０表面に
厚さ約２μｍのアルミニウム膜２を形成する。次いで、
周知の写真蝕刻法によりシリコン半導体層１の被エツチ
グ領域を露出する窓３をアルミニウム膜２に間口する。
厚さ約２μｍのアルミニウム膜２を形成する。次いで、
周知の写真蝕刻法によりシリコン半導体層１の被エツチ
グ領域を露出する窓３をアルミニウム膜２に間口する。
次に、第２図に示す如く、このシリコン半導体層１をＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｊｏｎ Ｅｔｃｈ ｉ ｎｇ
）装置内に設置して約１分間酸素プラズマ雰囲気にさら
し、被エツチング領域に厚さ約３００人のＳｉＯ２膜４
を形成する。このとき、被エツチング領域には、シリコ
ン半導体層１内部に向かって同様に深さ約３００人の５
ｉ０２膜が形成されている。なお、ＲＩＥ装置は、出力
５０ＯＷ、ａ素供給量２０ｓｃｃｍ、圧力２、ＯＰａ。
ＩＥ（Ｒｅａｃｔｉｖｅ Ｊｏｎ Ｅｔｃｈ ｉ ｎｇ
）装置内に設置して約１分間酸素プラズマ雰囲気にさら
し、被エツチング領域に厚さ約３００人のＳｉＯ２膜４
を形成する。このとき、被エツチング領域には、シリコ
ン半導体層１内部に向かって同様に深さ約３００人の５
ｉ０２膜が形成されている。なお、ＲＩＥ装置は、出力
５０ＯＷ、ａ素供給量２０ｓｃｃｍ、圧力２、ＯＰａ。
に設定されている。
次に、第３図に示す如く、ＲＩＥ装置内にＣＦ４ガスを
２０ｓｃｃｍ、Ｈ２を１０ ｓ ｃ ｃ ｍ、出力３５
０Ｗ１圧力１．３Ｐａ、の条件で導入し、アルミニウム
膜２をマスクにしてＳｉＯ２膜を除去する。このときの
Ｓ＋０２膜のエツチング速度は、３００人／ｍｉｎであ
る。よって、２分間でＳｉＯ２膜が完全に除去される。
２０ｓｃｃｍ、Ｈ２を１０ ｓ ｃ ｃ ｍ、出力３５
０Ｗ１圧力１．３Ｐａ、の条件で導入し、アルミニウム
膜２をマスクにしてＳｉＯ２膜を除去する。このときの
Ｓ＋０２膜のエツチング速度は、３００人／ｍｉｎであ
る。よって、２分間でＳｉＯ２膜が完全に除去される。
このときアルミニウム膜２は、約１０人除去される程度
である。
である。
同様にＳｉＯ２膜４の形成、５ｉ０２膜４の除去処理を
約ｉ ｏｏｏ回繰返すことにより、第４図に示す如く、
エツチング領域に深さ約１５μｍの溝５を形成する。こ
のどきアルミニウム膜２は約１μｆｆ１除去されるに過
ない。また、被エツチング領域のエツチングに要する時
間は、約１６時間である。
約ｉ ｏｏｏ回繰返すことにより、第４図に示す如く、
エツチング領域に深さ約１５μｍの溝５を形成する。こ
のどきアルミニウム膜２は約１μｆｆ１除去されるに過
ない。また、被エツチング領域のエツチングに要する時
間は、約１６時間である。
このようにこのシリコン半導体層のエツチング方法によ
れば、深さ１５μｍ ＪＪ、上の溝５を被エツチング領
域に容易に形成できるもである。
れば、深さ１５μｍ ＪＪ、上の溝５を被エツチング領
域に容易に形成できるもである。
以上説明した如く、本発明に係るシリコン半導体層のエ
ツチング方法によれば、シリコン半導体層に深さ１０μ
ｍ以上の清を容易に形成することができるものである。
ツチング方法によれば、シリコン半導体層に深さ１０μ
ｍ以上の清を容易に形成することができるものである。
第１図乃至第４図は、本発明方法を工程順に示１説明図
である。 １・・・シリコン半導体層、２・・・アルミニウム膜、
３・・・窓、４・・・ＳｉＯ２膜、訃・・溝。 出願人代理人 弁理士 鈴江武彦
である。 １・・・シリコン半導体層、２・・・アルミニウム膜、
３・・・窓、４・・・ＳｉＯ２膜、訃・・溝。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- シリコン半導体層の被エツチング領域に選択酸化を施し
て所定の厚さの８＋０２膜を形成する工程と、該Ｓ ｉ
０２ ＩＩ！を反応性イオンエツチングにより除去す
る工程を、順次多数回繰返して行なうことを特徴とする
シリコン半導体層のエツチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293384A JPS60158632A (ja) | 1984-01-27 | 1984-01-27 | シリコン半導体層のエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293384A JPS60158632A (ja) | 1984-01-27 | 1984-01-27 | シリコン半導体層のエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60158632A true JPS60158632A (ja) | 1985-08-20 |
Family
ID=11819088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293384A Pending JPS60158632A (ja) | 1984-01-27 | 1984-01-27 | シリコン半導体層のエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60158632A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258433A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | エッチングの方法およびエッチング装置 |
| JPH0673949A (ja) * | 1992-07-31 | 1994-03-15 | Itooki:Kk | 利用者記録装置 |
| WO2008020267A3 (en) * | 2006-08-16 | 2010-10-21 | Freescale Semiconductor, Inc. | Etch method in the manufacture of an integrated circuit |
-
1984
- 1984-01-27 JP JP1293384A patent/JPS60158632A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258433A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | エッチングの方法およびエッチング装置 |
| JPH0673949A (ja) * | 1992-07-31 | 1994-03-15 | Itooki:Kk | 利用者記録装置 |
| WO2008020267A3 (en) * | 2006-08-16 | 2010-10-21 | Freescale Semiconductor, Inc. | Etch method in the manufacture of an integrated circuit |
| US20110027999A1 (en) * | 2006-08-16 | 2011-02-03 | Freescale Semiconductor, Inc. | Etch method in the manufacture of an integrated circuit |
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