JPS60152075A - 特に高電圧ｐｉｎダイオード等の高速半導体部品 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、１つの高固有抵抗シリコン層を有しており且
つ２つの外側の外因性シリコンからなる上部及び下部層
の間に存在している内部ゾーン内に形成されている高速
で高電圧の半導体部品に関するものである。

以下の説明においては、主にＰＩＮダイオードの場合に
付いて説明し、それは、内部ゾーンが高固有抵抗シリコ
ンの単一層内に形成されており。

外側層の１つがＮ型であり他方がＰ型である構造に対応
している５゜然し乍ら、これは単に特定の適用例に過ぎ
ず、後に理解される如く、本発明は他のタイプの接合型
半導体構造、特に制御整流器及びトランジスタにも適用
可能である。

現在迄のところ、ＰＩＮダイオードは通常第１図に示し
た如き構造を有しており、即ち、高固有抵抗シリコンの
１層が夫々ダイオードのアノード及びカソードを構成す
るＰＷＩ及びＮ層の間に設けられる構造をしていた。１
層の厚さは、ダイオードが耐える逆電圧の関数として、
例えば約２０■／μｍの電圧勾配を基礎にして決定され
、一方Ｐ及びＮ層は高度にドープされた層（Ｐ十及びＮ
層）である。

従来の方法において、高速ダイオードを特性付ける低い
逆回復時間を得る為に、通常、高固有抵抗シリコンを金
でドーピングすることによって内部領域内に付加的な再
結合中心を形成する。順方向導通時に接合内にストアさ
れる電荷は、バイアスを逆にすると排出され、且つ高速
ダイオードの場合には、この逆電流は充分に短時間の内
にこの電荷を排除することが不可能である。金でドーピ
ングする目的は排出されるべき初期電荷を減少させる為
である。それは、迅速に少数キャリアを［撲滅（ｋｉｌ
ｌｉｎｇ）　Ｊさせる為にシリコン内に付加的な再結合
中心を形成することによって、即ちそれらのライフタイ
ムを数十ナノ秒の値へ著しく減少させることによって、
接合内の電子−正孔対再結合現象を向上させている。こ
の様にストアされた電荷が減少されるので、回復時間が
直接ライフタイムに関連していることが理解される。

対照的に、金でトープされていない高固有抵抗シリコン
においては、少数キャリアは約１ミリ秒のライフタイム
を有している。以下の記載においては、理論的な結果が
ライフタイムが実際に無限である場合と実際」二同じで
ある限り、この様に非フ：（′に長いう不一フタイムは
「無限」であると考える。

然し乍ら、ダイオードの回復時間を減少させる為の金の
ドーピングは、金の拡散温度を増加させると共に極めて
迅速に電圧降下（順方向バイアス電圧）が増加する欠点
があ−リ、逆電流が増加しドープしていない真性シリコ
ンの場合の数μへの値から数ｍＡの値へ上昇する。

金ドーピングに固有のこれらの欠点を解消する為に、第
２図及び第３図に示した構造のＰＩＮダイオードが提案
されている。厚いＮ型基板がカソードを構成し、厚さが
所望の逆電圧の関数である高固有抵抗層で被覆されてお
り、該層はそれ自身アノードを構成する薄い表面のＰ型
層で被覆されている。高固有抵抗層は極めて軽くドープ
されており、高逆電流を回避しているが、この提案され
た構造は、大きな電圧降下を容認することが可能なもの
であるが、短い回復時間ｔｒｒと高い逆電圧ＶＲの両方
を持つことを可能とするものではない。

これら２つのパラメータは以下の（互いに独立的な）関
係式によって夫々決定される。

ｔ　ｒｒ＝　ＱＳ／　Ｉ　Ｔ＝　Ｗ２／　２　ＤＶ１１
＝ＥＣ−Ｗ 尚、ＱＳはストアされた電荷であり、ＩＴは逆電流であ
り、Ｗは接合の幅であり、Ｄはキャリア移動度であり、
ＥＣはブレークダウン電界である。

第３図は、注入した電荷（電荷レベル曲線６と熱平栴レ
ベル５との間に存在するゾーンによって表されている）
の分布を示した線図である。この様な構造において、分
布は非対称的である。従って、たとえ増加した電圧降下
を容認することが可能であっても、上述した関係式はｔ
ｒｒとｖＲとがｔｒｒ＝　（ＶＲ）　２／２ＤＥＣの如
く関連しているので。

２つのパラメータｔｒｒと■Ｒの両方を同時にでは無く
改善する一方又は他方の間の選択をすることが必要であ
る。更に、スタンダードな高速ダイオードでは、ストア
した電荷Ｑｓ、従って回復時間は温度が増加すると共に
増加する。この温度に対する感度は成る適用例において
は欠点となる。

木発明は、以」二の点に鑑みなされたものであって、」
二連した夕１１き従来技術の欠点を解消し、好適なパラ
メータを自由に選択する改善された可能性を与えると共
に、電圧降下と、逆電圧と、回復時間と、逆電流との間
において此オし迄提案された部品に渡っての改善した妥
協を提供する構造を提案することを特徴とする 特に、木発明は、従来の構造によって得られるものより
も優れた性能でもってスイッチングの使用（ダイオード
、制御整流器）用の高速高電圧部品を製造することを可
能とする。僅かな変形を施すだけで、同じ原理をバイポ
ーラ及びＭＯＳ−バイポーラトランジスタ、及びＳ　Ｉ
　Ｔ型部品（即ち、静的誘導サイリスタ）へ適用するこ
とが可能である。

これを行なう為に、両方の外側層（上部層及び下部層）
は簿い層であり、特に少なくとも本部品の活性領域にお
いて薄くなっており、シリコンの高固有抵抗層は非導通
状態への遷移を行なう場合に前記層内に存在する少数キ
ャリアのライフタイムを減少させる為に付加的な再結合
中心から影響を受けることが無く、該外側層の厚さ及び
ドーピングは導通状態の期間中に前記少数キャリアに対
して所望とされる注入の程度の関数として決定される。

「薄い層」という用語は、その厚さが数十ｎｍと数μｍ
との間で、好適には約０．２μｍから１μｍの間の範囲
の値である層のことを膚、味するものとする。

更に、高固有抵抗層の厚さは所望の逆電圧の関数として
決定される。即ち、本発明は以下の構成的特性の対の結
合を提案するものである。即ち、内部ゾーンは「キラー
」中心ドーピングが存在せず、その際に逆電流を最小と
することを確保し且つ少数キャリアを「無限」のライフ
タイムのままとすること、又キャリア注入は外因的シリ
コンの外側層の選択したノブさ及びドーピングによって
制御され、従って必要な量のキャリアのみを注入すべく
注入を制御することによって、過剰のキャリアをＦ撲滅
（ｋｉＨ）Ｊすることの必要性を回避することを可能と
している。このことは、又、外側層の）１さ及びドーピ
ングの与えられた値の関数として、本部品を使用すべき
適用場面に依存して電圧降下を最小とすること及び回復
時間を最小とすることの間で選択することを可能として
いる。

更に、この様な部品は温度に対する感度が低いものであ
るべきである。多数キャリアの濃度Ｍ。

及び少数キャリアの拡散深さは、ストアされる電荷を決
定するパラメータであるが、これらは温度とは独立的で
ある。

本部品はダイオードとすることが可能であり、その場合
、内部ゾーンは少なくとも１つの高固有抵抗シリコンの
層から形成し、一方弁側層は２層及びＮ層を有している
。

本部品は又Ｐ又はＮゲート制御整流器とすることも可能
であり、この場合、ゲートに隣接する外側層はＮ又はＰ
型であり、内部ゾーンはヤ型又はπ型高固有抵抗シリコ
ンの層から形成し、且っゲー１〜から離れた外側層はＰ
型又はＮ型である。

この場合に、注入の制御は究極的に部品の１側部のみで
行なうことが可能であり、このことは外部層の１つのみ
が上に定義した意味において薄い層とすることを意味す
る。

両方の場合（ダイオード又は制御整流器）において、本
部品は、好適には、内部ゾーンの両側における薄い外側
層に関して実質的に対称的な楢成を有しており、その際
に前記内部ゾーン内の電荷分布が平坦であることを確保
し、従って逆電圧と、回復時間と、電圧降下との間の妥
協を改善させている。従って、外側層は好適には略同じ
厚さである（従って、電子と正孔とが同一の移動度であ
る場合には、この構造は完全に対称的である）。

本部品は又そのベースとしてＩ〕型又はＮ型層を持った
ＮＰＮ又はＰＮＰ　トランジスタとすることがｎＪ能で
あり、この場合、外側層はＮ十又はＰ＋型層であり、内
部ゾーンはベースを形成する層と並質された高固有抵抗
シリコンのν型又はπ型層から形成する。

この場合、注入の制御は究極的に本部品の１側部のみに
おいて行なうことが可能であり、そのことは外側層の１
つのみが上に定義した意味において薄い層とすることが
可能であることを意味している。

実際」二、この様な部品はその厚さが極めて薄い為に製
造が困ガ［である。

ダイオードを例にとると、高固有知抗ゾーンは必ず減少
した厚さのものでなければならず、所望の逆電圧のみの
関数として数十ミクロンの厚さく例えば、８００Ｖの場
合に４０ミクロン）であり、一方弁側層は「薄い」層、
即ち約１ミクロンの厚さ、である。

この様に薄いシリコンのウェハを破壊の発生を回避しな
がら製造し且つ取り扱うことは非常に困難である。更に
、電気的な観点から考察すると、極めて薄いということ
は、接合が部品の表面に非常に接近していることを、意
味しており、そのことは、干渉する副作用の為に部品か
劣化した電圧＋１能を有することを意味し、特にこのこ
とは本部品を高電圧で使用した場合に言える。

このことを解消する為に、本発明は又上面及び底面の少
なくとも一方の」―の外側Ａ’？に対してその中央領域
（平面図において）においてのみ薄くシその中央領域の
両側でノリくするものであり、厚い領域の厚さは本部品
の端部用りに才９いて良Ｏｆな電圧性能を確保し且つ製
造中における取り扱いをＩＩｒ能とする為に充分な全体
的な頑丈さをＩＪ、えるへく選択されている。

好適には、この厚い領域は、閉したループに従い本部品
の周囲全体の周りに延在している（〜ｌ’　ｉＭ図にお
いて）。

ダイオードへ本発明を適用した場合の特にりｆ適な側面
によれば１本装置の中央領域及びノリい領域が夫々高速
ダイオード及び低速ダイオ−１〜を描成し、抵抗を該低
速ダイオードと直列に接続してそれを介しての電流の通
過を制限することによってそれ’、：ｌ　？’：　ｌｌ
ｌ’１列的に接続させその結果得られるシスデ１１の高
、工（特刊を！ｉｔ：持することが可能である。

更に、導電状態から非導電状態への遷移の間の本部品乃
至装置の振動は実質的に臨界的に減少され、その際に不
所望のノイズ及び電圧スパイクが回避される。

この様な並列接続を得る１方法は、中央領域と厚い領域
との間に断絶のない外側層を設けることであり、制御さ
れた厚さを有する外側層内の遷移ゾーンによって抵抗が
形成される。これと対比して、中央領域と厚い領域との
間に断絶を設け、且つ半導体部品乃至装置のこれら２つ
の領域を相互接続する抵抗を付加することも可能である
。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

第４図は、本発明に基づいて構成したダイオードを示し
ており、シリコンＩの高固有抵抗層が夫々ダイオ−１へ
のアノードとカソードとをａｔ戊する２つのＡ’ｌい層
Ｉ）及びＮによって取り囲まｈている。

内部層の厚さｅは、約１５Ｖ／７ｚｍ乃至２０Ｖ／７２
ｍの電圧勾配を基礎に、ダイオードが酎える逆電圧の関
数として決定される。上部層Ｐ及び底部層Ｎは両方共薄
い層（上に定義した意味において）であり、従ってそれ
らは必要以上のキャリアを注入することはない。（この
時点及び以下の記載において、「上部」層及び「底部」
層という用語は図面に関する説明を簡単化する為に使用
しているが、これらの用語が最終的な構成又は製造技術
の何等かの特定的な配向を暗示するものとして考えるべ
きではない。） 内部ゾーンは高固有抵抗シリコンのゾーンであり、即ち
それはドーピングが低く、且つその中での少数キャリア
は無限のライフタイムを持っている。

図面中、この内部層はシリコンの単一層として示しであ
る。成る適用例においては、幾つかの連続的な層を使用
して内部層を構成することも可能であり、例えば、夫々
π及びν型の２つの高固有抵抗シリコン層を有するデュ
アル内部ゾーンとすろこともｉｉｌ能である。

概して知１１＃シたところに拠れば、回路を開状態とさ
せると、ストアされた電荷がＮ側におけるよりもＩ】側
において一層迅速に排出される。デュアル内部層（Ｎ側
においてはヤ型でＰ側においてはπ型）は、全ての電荷
が排出される迄内部ゾーンにおける電荷分布を可及的に
平坦に維持することによってこの非対称的な排出の影響
を正確に回避することを可能としている。全ての電荷を
排出する前に現れる沙漠的なゾーンが実際に排出速度を
遅滞させ且つ）φ電圧を増加させる。

この為に、層π及びνの厚さの比は実質的にＰ側及びＮ
側上の夫々の電荷の排出速度の比と等しい。

この様な構造は、例えば、フリーホイールダイオードと
して使用されるダイオードの製造に適用することが可能
であり、この構成においては、回路が閉じられると、ダ
イオードは完全な一般的な供給電圧が印加され且つ電流
制限無しで実効的に回復とされる。ダイオード内の逆電
流は、回路の制御トランジスタに対する過負荷の閉じた
電流となる。ストアした電荷を減少させ目つ迅速に排出
させることによってこれらの損傷を与える様な影響が回
避される。

内部ゾーンの固有抵抗は単に所望の逆電圧に対してどれ
が適切であるかということであり、例えば、８００ｖに
対する固有抵抗は２５　ｏｈｍ−ｃｍである。

第５図における曲線７は第４図のダイオードにおけるカ
ソード（左）からアノード（右）への電荷分布を表して
いる。薄くＮ及びＰ端部領域を有するべく選択すること
によって注入を制御することは内部領域内に平坦で対称
的な電荷分布を維持することを可能とし、比較的少量の
電荷が内部領域内に注入させることを確保し、この量は
逆電圧がセットアツプされると迅速に排除される。」二
連した如く、これにより、逆電圧と、回復時間と、電圧
降下との間の良好な妥協が得られる。

第６図は１本部品が制御整流器、例えばＩ）ゲートサイ
リスタ、の場合である。その構造は上述したタイオート
のちのと同じであるが、その内部ゾーンは最＋１＋、　
１１１−・の高固有抵抗層で構成されておら１．２つの
）：’ｌ　：　Ｍ型窩固有抵抗層及びゲートを構成する
１）型Ｒり、を有している。スイッチングの後、この俤
な部品はＩ）　Ｉ　Ｎダイオードと同等に機能し、且つ
ダイオードに関して上述した点がここでも該当する。特
に、内部領域（即ち、２つの層Ｐ１及びν２）内の電荷
分布が平担な分布であることが理解される。

更に、ダイオードに関しては、注入は２つの端部層（本
例では、Ｎ１及びＰ２として示しである）によって制御
される。

この構造は、トライアック及びゲート開放半導体装置等
の全てのタイプの制御半導体装置に適用ロエ能であって
、この場合、制御した注入は、特に、従来の金１−−ビ
ング技術によって与えられるものよりも優れた開放性能
を与えることが可能である。

第７図は１本発明に基づいて構成されたトランジスタの
場合を示している。この場合、上部層及びｊ戊部層の両
方がＮ生型であり、且つ本部品のコレクタ及びエミッタ
を夫々構成している。内部ゾーンは高固有抵抗シリコン
のｙ型層とトランジスタのベースを構成するドープした
シリコンのＰ型層によって構成されている（このことは
、ＮＰＮトランジスタの場合であり、トランジスがＰ　
Ｎ　ｌ）の場合には、型を反転せねばならない）。

この場合も、注入は端部層Ｎｅ＋及びＮｃ＋によって制
御される。然し乍ら、注入を両方の層で制御することが
必要なわけではない。例えば、低い値であるが最小では
ない飽和電圧及び回復時間に対して最大の利得が望まれ
る場合には、注入をｑｔにＮｃ十層のみによって制御す
ることが可能である。この場合、Ｎｃ十層は、第７図に
示した如く、比較的厚くすることが可能である。このこ
とは、図面に示した如く、非対称的な電荷分布とさせる
。

これと対比して、利得を犠牲にして飽和電圧及び回復時
間を最小とすることが必要である場合には、注入を両方
の層Ｎｅ十及びＮｅ＋によって制御することが可能であ
り、その場合（第８図参照）、前と同じく、平坦で且つ
対称的な電荷分布が得られる。

何れの場合にも、中央ゾーン（層ｐｂ及びｖｃ）内に無
限のライフタイムを持つことが可能である場合には、こ
のゾーンを最小の内部電圧降下を発生させるだけで可及
的に均一に変調させることを１１能とする。

第９図は、本発明に基づいて複数個のダイオードを形成
したシリコンのウェハを示している。第９図及び平面図
である第１０図の両図は、個別的な部品乃至は装置へ切
断分離される前の状態のシリコンウェハを示している。

部品乃至装置１０は薄い中央領域１１を有しており、そ
の全ての側部は厚い領域１２によって取り囲まれている
。領域１２における余分な厚さは。

その殆どが、外側Ｐ及びＮ［に与えられた余分の）〃さ
で構成されている。内部層■が多少厚くなる場合もある
が、これは何等木質的なことではない。

」二連した如く、厚い周辺領域１２は接合の端部での副
作用乃至側部効果を回避すべく機能する。それは又破壊
の危険性を発生ずること無しに本部品を製造し且つ取り
扱うことを可能とする。中央領域は数十ミクロンの厚さ
であるに過ぎず、非常に壊れ易い。一方、周辺領域は約
２００ミクロン乃至４００ミクロンの厚さとすることが
可能であり、従って本部品を従来技術によって取り扱う
ことを可能としている（特に、シリコンのウェハを厚い
ゾーンに沿って線引きすることによって分離切断するこ
とが可能である）。

図面中、部品は実質的に正方形の形状として示しである
。この形状は、爾後にウェハを切断することによって分
離する為に単一のウェハ内に複数個の並置させた部品を
製造する場合にイ１用な形状である。然し乍ら、これは
何等形状を限定するものではなく、特別の条件に適う様
にその他の形状を使用することも可能である。

第１１図は、河い領域１１と厚い領域１２との間の遷移
領域１３を詳細に示している。内部層が厚さｅ□から０
２へ多少増加しているのが見られ、その際に遷移領域内
に外因的シリコン層Ｊ４が与えられて抵抗を構成してい
る。中央領域１１上のメタリげ−ションＩ：り１５及び
１６を介してコンタクトか取られ、従って本半導体部品
乃至は装置全体として第１２図に示した等個目路を有す
るものであることが分かる。中央領域１１は高速ダイオ
−１−１月（を構成しており、それは部品の端子Ｘ及び
７間に直接接続されている。厚い周辺領域１２はタイオ
ードＤＩ、を構成しており、それが低速であるのは、外
側Ｐ及びＮ層の厚さがかなり厚く、中央領域内への制御
したキャリア注入を行なうことが不可能だからである。

然し乍ら、周辺領域で構成されている低速のダイオード
ＩＩ　Ｌは部品端子Ｘ及びＹ−に直接接続されておらず
、遷移領域１３の一部１４によって構成されている抵抗
Ｒを介してのみ接続されている。

変形例においては、外側層が連続的ではなく、中央領域
と周辺領域との間に断絶を設けるものである。この場合
、抵抗が付加的な要素（不図示）であり、それは半導体
部品の他の部分と一体的であってもなくても良く、且つ
それは電気的にこれ１’＋　Ｓ）、　−）　ノ４ｉ　Ｊ
！Ｎを相Ｈｍ＃、’ｉさせる。

第１２図の回路の動作を第１３図を参照して説明する。

第１３図はグラフであって、部品端子Ｘ及びＹを介して
部品を介して流れる電流を、本半導体が導通状態（順方
向バイアス）から非導通状態（逆バイアス）ヘスイノチ
する１時刻１＝０からの時間の関数としてプロットしで
ある。

曲線■は、高速ダイオードＤＲ自身の持つ特性である一
連の減衰振動を示している。同様に、曲・線ＩＩは従来
の低速ダイオードＤＬ自身が有する逆電流特性を示して
いる。

１組の曲線ＩＩＩ、　ＩＶ、　ＶはＲの値を増加させた
場合の効果を示しており、Ｒを増加させるとこれらの曲
線は曲線■へ一層接近する。この抵抗の値を好適に選択
する方法は、本部品の全体的な特性が臨界的に減少され
たものに近接し、実質的に曲線Ｖで示されるものに近付
ける。

従って、本発明に基づく部品には、「ソフ１−」ダイオ
ードの順次的な回復特性が与えられている。

たとえ散逸される電力が多少増加されることを招来する
ものであっても、遷移において振動を回Ｊ貯４゛イ）ご
どかｊ／、１ましいことが多い（即ち、曲線Ｓの１・て
の而ｆ♂Ｃが高速タイオート自身の場合におけるよりも
臨界的に振動を減少させた曲線に対する場合の方が多少
大きい）。臨界的な振動の減少（ダンピンク）を持った
動作点を選択することによって、振動が無い状態で可及
的に最小の電力散逸とすることが０１能である。

実際例においては、実質的に正方形のダイオ−１へて側
部Ｌ□＝３，０００ミクロンの蕃い中央領域と外側；］
法り、＝３，５００ミクロンを持ったものも形成した（
第１０図参照）。高固有１１（抗ＷＪ（第１１図）は、
中央領域においてｅ、＝６０ミクロンの厚さを、ｆ丁シ
ており、周辺領域においてｅ２＝８０ミクロンの厚さを
有している。周辺領域におけるＰ及びＮ層の各々のＪ１
７さｃ３は７０ミクロンであり、部品全体に対する全体
的な厚さとして２２０ミクロンを一１ｊえており、それ
は従来の製造及び処理技術と適合する。遷移領域１３は
幅１であり、それは少なくとも５０ミクロンと等しく、
且つ各ゾーン１４は約２．５ミクロンの抵抗を持って配
列されており、全体的な直列抵抗として約５オー１１を
−Ｉｊえている。

この様にして溝成された部品は次の様な特性を有してい
る二連電圧１，２００Ｖ、順方向電流３０Ａ。

電圧降下］、］、Ｖ、回復時間４５ｎｓ。

注意すべきことであるが、この回復時間は１，２０００
ｖの逆電圧に耐えることの可能な現在人手し／ｉ）るダ
イオードの回復時間よりも約１０倍小さい。

同等の逆電圧及び回復時間性能を得る為に、多くの高速
低電圧ダイオ−１くを直列に接続することも提案された
。然し乍ら、この様な直列接続は、所要の個別的部品の
数を増加させるのみならず、同様に直列接続されるダイ
オードの数によって増加される電圧降下を劣化させる。

これと対比して、本発明によるダイオードは約１■の低
い電圧降下を維持し、それば逆電圧の関数として多少変
化するに過ぎない。

第１４図は変形実施例を示しており、この場合、薄いゾ
ーンは部品の両面ではなく、一方の而２０のみを凹設す
ることによって形成さｈている。こＪＬらのｉｉ（能な
（、Ｉ造の１つ又は他を選択することは部品全体の性能
に何等影響を与えるものではなく、それは全（技術的な
考察に基づいてのみなすことが可能である。特に、完全
に平面である面３０が′ｊえられているので、本部品を
直接基板へ取り付けることを可能としており１面２０で
はその中央ゾーンのみメタライズするのと異なり、平担
な面；３０は完全にメタライズすることが可能である。

第１５　ａ図乃至第１５ｆ図は、本発明に基づき、両方
の面を対称的に凹設させ旧つメサ技術を利用することに
よってダイオードを製造する方法を示している。

これと対比して、第１６ａ図乃至第１６ｆ図は、単に一
方の面のみを凹設させるプレーナ技術に関するものであ
る。

然し乍ら、これらの２つの技術は単に例として選択した
ものであって、これらの２つの方法を結合したり又はそ
の他の方法を使用することも可能である。

−ＩＦ　笛　１　ｑ　＋　１フフ１．ギ笛　１　ワ　ｌ
、ＥＡ　ｌ＋　１曙；７１　；Ｗチ１１／−ン（即ち第
９図乃至第１１図において打合１３で示した領域）を設
けずにダイオードを製造する別の方法を示している。

実施例１（第１５ａ図乃至剃圭ｊＬ北１洟−第１５ａ図 従来技術で取り扱うのに適した厚さ、例えば２２０ミク
ロンの厚さ、の高固有抵抗ν型シリコンの均一なウェハ
から開始する。その固有抵抗は、所望の逆電圧の関数と
して選択され、例えば８０ｏＶでの動作に対しては２５
　ｏｈｍ−ｃｍである。

第１５ｂ図 Ｐ生型ゾーン１１０及びＮ十型ゾーン１２０を形成する
のに適した不純物を、両側からＩｆ適には対称的に拡散
させ、５０ミクロンの厚さに渡って変化されずに残存さ
れる高固有抵抗シリコンの内部ゾーン１３０の両側に８
５ミクロンの厚さの外側層を形成する。

第１５ｃ図 両方のドープしたゾーンを選択的にエッチして（例えば
、化学的に）中央領域１２１及び１．３１を形成する。

このエツチングを拡散ゾーンの厚さよりも多少大きな深
さになる迄継続させる。高固有抵抗シリコンはドープし
たゾーンよりもエッチすることが困難であり、この余分
の厚さは容易に調節される。

第１５ｄ図 中央領域の２つの面１２２及び１３２を次いで非常に浅
い深さにドープした薄い層Ｐ及びＮを形成する。このド
ーピングは好適にはイオン注入で行ない、その場合拡散
よりもドーピングを一層正確に制御することが可能であ
る。想起される如く、少数キャリアの所望の注入程度は
、厚さ及び外側層をドープする程度によって決定される
。従って、こＩし６２つのパラメータは完全に制御さＩ
Ｌねばならない。拡散は、中央ゾーンの端部及び厚いゾ
ーンの内側周辺部１５０においても行なわれる。

第１５ｅ図 本部品の２つの面の各々の中央領域は１２３及び１３３
で示した如くメタライズされている。このメタリゼーシ
ョンは、ウェハの中央に制限されており、薄いダイオー
ド１６０とＪｙいダイオード１７０との間に抵抗ゾーン
１５０を残存させている。

第１５ｆ図 次いで、厚い領域に沿って溝１４０を線引きし従来の方
法でウェハを切断する。最後に、電気的コンタク１−を
取る為に接続体をメタリゼーション１２３及び１３３へ
付加する。

′施例２（第１ｅａ図乃至第１６ｆ図）次の方法は、特
別のエピタキシャルシリコンからなるウェハを必要とす
る。それは、中央ゾーンを凹設させる上で一層正確な制
御を与え且つウェハがより厚いことにより一層壊れにく
い部品を提供するという利点を有している。

第１６　ａ図 約４００ミクロンの厚さであるν型具性シリコンからな
る均一なウェハ２００で開始する。

第１６ｂ図 Ｎ生型層２２０をエピタキシーによって前記ウェハ上に
設け、約５０ミクロンの厚さく上述した如く、高固有抵
抗層の厚さは、本部品が耐えるべき逆電圧の関数として
決定される）の高固有抵抗の層２１０を残存させる。

第１６ｃ図 高固有抵抗層の表面内にガードリング２３０゜２３０を
拡散させる。

第１６ｄ図 中央領域２４０を凹設する。この凹設は電解的に行なう
ことが可能であり、この場合、Ｎ＋Ｊｉとν型層との間
の界面上で正確に凹設を停止させることが可能である。

遷移ゾーンを形成したい場合には（直列抵抗に対応して
）、界面に到達した後凹設を多少継続させることが可能
である。

第１６ｅ図 前と同様に、好適にはイオン注入によって、ゾーン２５
０及び２６０をドープする。

第１６ｆ図 次いで、端子コンタクトを付着させるが、その際に、シ
リコンウェハの全表面２５１上を一様にメタリゼーショ
ンし、且つ他方の面の中央領域２６１を選択的にメタリ
ゼーションすることによって行なう。

最終的に、ウェハを個別的な部品へ切断し、各部品は少
なくとも表面２６１とコンタク１〜する為の接続ワイヤ
が設けられている（表面２５１に対して接続ワイヤを使
用せずに直接コンタクトさせることも可能である）。

叉渕例３（第１７ａ図乃至第１７　ｋ＋図）この実施例
においては、周辺遷移ゾーンを設けずに又第９図乃至第
１１図に関して説明したＦカップ」形状を有すること無
しにダイオードを製造する。従って、問題は、危険性無
しに本部品を取り扱うことを可能とする厚いゾーンを最
早具備することの無いこれらの層が全く壊れ易いにも拘
らず、製造プロセス中に本部品の異なる層を支持するこ
とである。

第１７ａ図 高固有抵抗シリコンのν層を厚い基板Ｎ／Ｐ上に本部品
用に選択された最終的な厚さに付着形成する。この基板
の固有抵抗は重要では無く、又、例えば、Ｎ型基板とす
るが、反対導電型の基板を使用することもｉｉＪ能であ
って、以後、説明する如く、その機能はその表面上にイ
」着される比較的薄いＪＭに対して支持体として使用さ
れるへく実質的に機械的なものである。

ν型層」−に、最終的な部品としての適宜の特性（厚さ
、ｆ！１度）を持ったＰ土層を付着させる。この最後の
層を薄い保護層５ｉｎ２で被覆する。

注意すべきことであるが、前述したプロセスとは反対に
、■）土層に始めにその最終的な厚さが与えられる。以
下に説明する如く、後に形成されるＮ十層に対しても同
しこと〜が言える。

本プロセスのこの時点において、Ｐ土層に対してガード
リングを形成することが可能である。

第１．７　ｂ図 以上の如くして得られた構成体」二に厚いポリシリコン
層を付着形成させる。

第１７ｃ図 この構成体を逆転させ、前の工程では基板Ｎ／Ｐがそう
であった様に、ここではＪ！７いポリシリコン層が支持
体となる。高固有抵抗シリコンのν層を露出させる為に
このＬ（板を完全に除去する。

第１７ｄ図 この１層の上に、Ｎ十層を形成（拡散又はイオン注入）
して最終的な厚さを持ったダイオードのカソードを構成
する。

第１７ｅ図 形成すべき各部品の境界を画定する「テーブル」を形成
する（スタンダードなメサ技術）。この４ｉ（７成体を
バンシベーション用の窒化シリコン層で被覆する。

第１７ｆ図 Ｎ十層を露出させる為に窒化シリコンな介して開口を形
成することによって各テーブルの頂部を露出させる。

第１’７　ｇ図 本装置をカソードメタリゼーションＭＫで被ｒｔｌし、
それはＮ十層にコンタクトする（この層のみである）。

このメタリゼーションは３つの機能を持っている。

＊　Ｎ　＋ｌグ１１１□のカッ−１−コンタクト宇内Ａ
冷却用ラジェータ １１ｉどして、次の工程中に除去されるシリコン層を援
助する為の機械的支持体 従って、金属を充分な厚さで付着させ（例えば、電気分
解によって）、この機械的強度機能を確保する。

第１．７１＋図 木部前を反転させる。従って、この最後の］１程の間に
本構成体を支持するのはカソードメタリゼーション層Ｍ
Ｋである。

木部前のアノードとなるＰ土層を露出させる為に、ポリ
シリコン層及び５ｉｎ２の中間保Ｈを完全に除去する。

例えば、電解成長によってアノードメタリゼーシゴンＭ
Ａを付着させることによってコンタク１−を行なう。

個別的な部品を切断及びコンデジョンする以下の、Ｊ、
稈はスタンダードな工程である。

第１８図 これは、本発明を適用可能な所、ｉｌｏｌ「ＭＯｓバイ
ポーラ」型の部品に関してのものである。

この部品は公知の構造を持っており、１１つ逐次Ｐ十型
基板（図面中下部Ｊ”Ｊ３１０）と、高固有抵抗ヤ型層
３２０と、Ｐ型層３３０とを有しており、■〕型層３３
０の表面」二にＮ十導電型のリンク３４０が拡散されて
いる。下部層３１０はアノ−１−／ドレイン電極Ａ（Ｄ
）を有している（動作モードによる）。カソード／ソー
ス電極Ｋ　（Ｓ）はリング３４０にコンタク１−シてお
り、誘電体３５０によって絶縁されているグー１〜電極
Ｇを使用してＩ）層３３０をバイアスする（注意す八き
であるが、この構造とスタンダードなＶＭＯ５との間の
唯一の差異は、スタンダードなＶＭＯ８の場合には下部
ＷＪ３１０の導電型はＮ型であるが、ＶＭＯ８−バイポ
ーラの場合にはＰ生型である）。勿論、導電型は１組の
層の全てに付いて逆にすることが可能である。

この部品がサイリスタとして動作している場合（電流は
維持電流の上限よりも高い）、Ｎ＋（ソ−ス側）及び１
１＋（トレイン側）の両方の層が薄いＲｔｌてあり、本
発明に、ＩＮづき、キャリアの制御されノー注入が′４
１なわれる。この場合の利点は、スタンダードなサイリ
スタの上述した利点（順方向電）１降下とストアした電
荷との間の最良の妥協）に加えて、ＭＯＳ型の高インピ
ーダンス制御の可能性及びＶＭＯ８−バイポーラに特有
であるｄｉ／ｄｔが高いこと等の利点がある。

他の動作モード（改良した直列抵抗を具備したＶＭＯＳ
モード）、即ち電流が卸：持電流よりも低いＩｑ合にお
いては、本発明の概念（制御した注入を行なう薄い層）
は前述した如きＮ土層とＰ土層の両方がある場合にも、
又Ｐ土層のみの場合にも適用可能であり、該Ｐ土層はこ
のモードにおいて最も重要な部分を占めている。

この最後に説明した動作モー１−におけるＶＭＯ８−バ
イポーラはＰ土層からの少数キャリアの注入焦しに高い
順方向電圧降下（更に詳細には、高電圧部品に対する損
（ｇ）を示すことが知られており、　ｉ；ｊつてνゾー
ンを変調することによって、順方向電流の流れに対して
その抵抗が減少される。

然し乍ら、この順方向電圧降下に関する改良は動作速度
の対応する損失とリンクされている。

本発明に店づき、このＰ土層に対しての、及び。

勿論、Ｐ十及びＮ＋の両層に対しての注入の精密な制御
は、ストアされる電荷を最小とすることによってこの困
難性に創始することを可能としている。

第１９図 これはサイリスタ型の部品に関してのものである。この
部品は、ＭＯＳ−バイポーラ装置における如く、ゲート
電圧では無くベース電流によって制御される。

それは、コレクタ電極Ｃに接続されているＩ）　＋型下
部層４１０と、ν型の高固有抵抗中間層４２０と、ベー
ス電極Ｂへ接続されているｌ）型層４３０と、エミッタ
電極Ｅへ接続されているＮ型−１一部層４４０とを有し
ている（勿論、導電型は全ての層に対して反転させるこ
とが可能である）。

ＶＭＯ５−バイポーラ装置と対比して、回路が開放して
いる場合に、ベースＢを介してストアした電荷を抽出す
ることが可能である（これは、電荷がその場所で消出せ
ねばならないＶＭＯ８−バイポーラ装置の絶縁ゲー１−
Ｇを介してでは不可能であった）。その結果はＪ＋’常
に高速の部品となる。

前と同じく、少なくともＰ＋ｆｉは少数キャリアの制御
した注入を行なう薄い層である。究極的に。

両方の外部層１）＋４１０及びＮ４４０を薄い層とする
ことが可能であり、その場合少数キャリアは図面中に示
した如く注入される。

【図面の簡単な説明】

第１図は金ドーピングを使用した従来の１）　Ｉ　Ｎダ
イオードの構造を示した説明図、第２図は非対称的な従
来のダイオードを示した説明図、第：３図はそれに関連
した電荷分布を示した説明図、第４図は本発明に基づい
てＧＮ成されたダイオードを示した説明図、第５図は第
４図のダイオードに関連した電荷分布を示した説明図、
第６図はＰ型ゲー１−を持った制御整流器の場合の部品
であってその構成と電ｒｊｊ分布とを示した説明図、第
７図及び第８図は本発明にＪんづいて構成されたＮ　Ｐ
　Ｎ　＋−ランリスタの２つの変形例を示した各説明図
、第９１ｙ１は本発明に基づいてタイオードが形成さＪ
＋、でおり且つ個別的な部品へ分割する前のシリコンウ
ェハの第１０図に示したＩＸ−ＩＸ線に７１）って取っ
た内！ｌｆ＋１斜視図、斜視図同第１０図のウェハを−
１−から見た場合の平面図、第１１図は抵抗を構成する
制御さｈた厚さの遷移ゾーンを示した第９図のｘｌで示
した部分の訂、Ｍ１１図、第１２図は本発明にノ１（づ
＜　１１　ＩＮダイオードの等節回路間、第［７３図は
異なった値の抵抗に対してのバイアス逆−１；時にＪ）
ける逆電流の変化を示したグラフ図、第１４１シロま第
５３図に対応しており且つ中５′、ゾーンを部品の２つ
の面の一方側のみから凹設した変形例を示した説明図、
第１５ａ図乃至第１５ｆ図はメサ技術及びλ１（η；的
凹設を使用して本発明に基づいてダイオ−１〜を製造す
る場合の異なった段階を示した各説明図、第１６ａ図乃
至第１６ｆ図はプレーナ技術及び部品表面の一方のみを
凹設して本発明に基づいてダイオードを′ｌ！１造する
場合の異なった段階を示した各説明図、第１７ａ図乃至
第１７１１図は周辺遷移ゾーンの無い部品を１（）る為
にメサ技術を使用して本発明の別の実施例に基づきダイ
オ−１〜を製造する場合の異なった段階を示した各説明
図、第１８図は本発明を適用した１ヘランリスタＶＭＯ
８−バイポーラの構造を示した説明図、第１９図は本発
明を適用したサイリスタ型部品の別の構造を示した説明
図、である。 （符合の説明） ■＝内部層 １）、Ｎ：外部層 ］０：部品（装置） １１：薄い中火領域 １２　：　ｌＩ７い周辺領域 １３：遷移領域 １４：外因的シリコン層 １５．４６：メタリゼーシヨン層 ＋１：高速ダイオード Ｄｌ、：低速ダイオード ｘ、ｙ：部品端子 特許出願人　フェアチアイルド　カメラアント　インス
トルメント コーポレーション 代　理　人　小　橋　−男１．１゜１ｊ′同　小　橋　
正　明　２甲 １、Ｌ　、ｉ、：ｊｌ 図面の！！’）； く ：：（内容に変更なし） −二「−小売？）ｉ１７ｊｌそミ１［ド昭和６０年２月
１［」 特ｔｉＴ庁長′１″１　志　賀　学　殿１、゛旧’ｌ゛
の表示　昭和５９年　特　許　願　第２６３０９０号２
、発明の名称　特に晶型ＩＩ：Ｐ　Ｉ　Ｎタイオー１−
等の高速半導体部品３、　？＋ｌＬＩミをするｈ ′１１件）−（７）関係　４″ｂ ４、代理人 ５、補正命令の１」付　自　発

Claims (1)

1. 【特許請求の範囲】 １、　高固有抵抗シリコンの少なくとも１層から形成さ
   れており且つ外因的シリコンの２つの外側の上部及び下
   部層の間に存在する内部ゾーンを具備した高速高電圧半
   導体部品において、前記内外側層が少なくとも前記部品
   の活性領域内に存在すると共に薄い層であり、前記高固
   有４１１抗シリコンのｆｆ’７には導通状態から非導通
   状態への遷移時に前記層内に存在する少数キャリアのラ
   イフタイムを減少させるのに適した付加的な再結合中心
   が存在しておらず、前記外側層の厚さ及びドーピングは
   導通状膨にある場合に前記少数キャリアに対して所望さ
   れる注入の程度の関数として決定されるものであること
   を特徴とする半導体部品。 ２、特許請求の範囲第１項において、前記外側層の厚さ
   は両方の層に対して同じ程度の大きさであることを特徴
   とする半導体部品。 ３、特許請求の範囲第１項において、前記部品がダイオ
   ードであり、前記内部ゾーンが、１（ｓ固イ１抵抗シリ
   コンの少なくともＩ　ＪＭから形成さ九ており、前記外
   側層が１つのＰ型層と１つのＮ型層とを有するものであ
   ることを特徴とする２（１導体部品。 ４、特許請求の範囲第１項において、１１ｎ記部品はＰ
   又はＮ型ゲー１−制御整流器であり、前記ゲー１−に隣
   接した前記外側層はＮ型又はＩ）型であって、前記内部
   ゾーンは前記ゲー１−を形成する層と並置されるν又は
   π型の高１■有抵抗シリコンの層から形成されており、
   前記ゲー１〜から離隔した前記外側層はＰ又はＮ型であ
   ることを特徴とする゛１′導体部品。 ５、特許請求の範囲第１項において、１）ｉｆ記部品は
   ベースを形成するＰ型又はＮ型層を持ったＮＰＮ又はＩ
   ）　Ｎ　Ｐ型層−ランリスタであって、１１：ｉ記外側
   層は夫々Ｎ十型又はＰ十型であって、０；ｆ記内部ゾー
   ンは前記ベースを形成する／ｉ？に載置された＋！’！
   ＋固有抵抗シリコンのγ型又はπ型層によって形成され
   ていることを特徴とする半導体部品。 ６．特許請求の範囲第１項において、前記外側層は・ド
   面図としてみた場合にその中央領域が薄く１１つ前記領
   域の両側が厚くなっており、前記厚い領域の厚さは前記
   部品の端部において適切な電圧性能を確保し且つ製造過
   程中の取り扱いを可能とする為に部品全体を充分に頑丈
   にさせる様に選択されていることを特徴とする半導体部
   品。 ７、　特許請求の範囲第６項において、前記Ｂい領域が
   前記部品周辺部の周り全体に平面的な閉じたループの状
   態で延在していることを特徴とする半導体；１１を品。 ８、特許請求の範囲第６項において、前記中央領域及び
   前記厚い領域が夫々高速ダイオード及び低速グイオート
   を形成しており、これら２つのダイオ−１−は該低速ダ
   イオードを介しての電流を制限する為に該低速ダイオー
   ドと直列して抵抗を介挿させることによって並列接続さ
   れており、前記中央領域内の前記薄い層へコンタクトを
   形成したことを特徴とする半導体部品。 ９、特許請求の範囲第８項において、導通状態から非導
   通状態への遷移中の前記半導体部品全体の振動運動が臨
   界減衰に近い様に前記抵抗の値が選択されていることを
   特徴とする半導体部品。 １０、特許請求の範囲第８項において、前記外側層は前
   記中央領域と前記厚い領域との間に断絶が無く形成され
   ており、前記抵抗が前記外側層内に制御された厚さの遷
   移ゾーンで形成されていることを特徴とする半導体部品
   。 １１、特許請求の範囲第８項において、前記外側層は前
   記中央領域と前記厚い領域との間に断絶が存在した状態
   で形成されており、前記４１を抗は前記２つの領域を電
   気的に相互接続する付加的な要素で形成されていること
   を特徴とする半導体部品。 １２、ν又はπ型の高固有抵抗シリコンの層から形成さ
   れており且つ制御電極に接続され外因的シリコンの上部
   及び下部層の間に位置されたＩ）又はＮ型の層と並置さ
   れている内部ゾーンを有しており、前記制御電極に接続
   された層に隣接する外側層はＮ又はＰ型であり、且つ前
   記制御電極にＨｇ　！ｈされたＷｒの反対側の外側層が
   Ｐ又はＮ型である制御した゛１′、導体型の高速高電圧
   半導体部品において、前記外側Ｌ′りの少なくとも１つ
   が前記部品の少なくとも活性領域において薄い層であり
   、前記高固有抵抗シリコン層には導通状態から非導通状
   態への遷移時に前記層内に存在する少数キャリアのライ
   フタイムを減少させるのに適した付加的な１す結合中心
   が存在しておらず、前記外側層の厚さ及びドーピングは
   導通状態中に前記少数キャリアに対して所望される注入
   の程度の関数として決定されることを特徴とする半導体
   部品。 １３、特許請求の範囲第１２項において、前４己制御電
   極は電圧制御される絶縁されたゲートを有していること
   を特徴とする半導体部品。 １４、特許請求の範囲第１３項において、前記゛制御電
   極は電流制御電極を有していることを特徴とする半導体
   部品。 １５、特許請求の範囲第１２項において、前記部品がＮ
   　Ｉ）　Ｎ又はｌ’　Ｎ　Ｐ　トランジスタ型であって
   、ｙ又はπ型の高置イ（抵抗シリコンの層から形成され
   でおりゲートを形成する層に並置されており１１つ外因
   的シリコンの上部及びド部外側）１／Ｉの間に位置され
   ている内部ゾーンを具備するｐ　ＸはＮペース形成層を
   有しており、前記外側層がＮ十又は１】＋型である半導
   体部品であって、前記外側層の少なくとも１つが前記部
   品の少なくとも活性領域内における薄い層であり、前記
   高固有抵抗シリコン層には導通状態から非導通状ｆルへ
   の１ｉｊｆ移時に前記層内に存在する少数キャリアのラ
   イフタイ１１を減少させるのに適した付加的な再結合中
   心が存在しておらず、前記外側層の厚さ及びドーピング
   は４通状態時の前記少数キャリアに対して所≦７１され
   る注入の程度の関数として決定されることを特徴とする
   半導体部品。 １６、特許請求の範１１ＪＩ第１２項乃至第１５項の内
   の何れか１項において、前記」二部層及び［：部層の少
   なくとも１つに関して、前記外側ｔ１りはｉｌｌｌｌ方
   図た場合に中央領域内において薄＜１１つ前記領域の両
   側において厚く、前記ＪＶい領域の厚さは前記部品の端
   部において適切な電圧性能を確保すると共に製造中に取
   り扱うことを可能とする為に本部品全体を充分に頑丈に
   させる様に選択されていることを特徴とする半導体部品
   。