JPS60141021A - ４値出力回路 - Google Patents
４値出力回路Info
- Publication number
- JPS60141021A JPS60141021A JP58249222A JP24922283A JPS60141021A JP S60141021 A JPS60141021 A JP S60141021A JP 58249222 A JP58249222 A JP 58249222A JP 24922283 A JP24922283 A JP 24922283A JP S60141021 A JPS60141021 A JP S60141021A
- Authority
- JP
- Japan
- Prior art keywords
- level
- output
- channel transistor
- turned
- transistor
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はＣＭＯ８回路に形成されるバックゲート電位を
利用した４値出力回路に関し、さらに具体的には、 Ｌ
ＳＩチップ中のｖｃｃレベルとＶｌｌｌ！レベルの中間
に２つのレベルを得ようとするものである。
利用した４値出力回路に関し、さらに具体的には、 Ｌ
ＳＩチップ中のｖｃｃレベルとＶｌｌｌ！レベルの中間
に２つのレベルを得ようとするものである。
本発明は、４値のＤＡコンバータ、特に液晶の駆動回路
としての利用が考えられる。
としての利用が考えられる。
従来技術
従来ＬＳＩ内部においてデジタルアナログ変換により多
値の出力を得る場合、多値出力は抵抗ラダー回路を用い
て得られている。ところが抵抗ラダー回路において多値
出力を得ようとすると常に電流を流しておかなければな
らず、消費電力が大きく不利であった。また消費電力を
小さくするために抵抗を大きくすると必要な電位は得ら
れるにしても、外部回路を駆動するための能力がなくな
つてしまうという欠点があった。
値の出力を得る場合、多値出力は抵抗ラダー回路を用い
て得られている。ところが抵抗ラダー回路において多値
出力を得ようとすると常に電流を流しておかなければな
らず、消費電力が大きく不利であった。また消費電力を
小さくするために抵抗を大きくすると必要な電位は得ら
れるにしても、外部回路を駆動するための能力がなくな
つてしまうという欠点があった。
発明の目的
本発明は実質的に上記従来の欠点がなし）４値出力回路
を得ることを七の目的とするもσ）で、実質的に出力の
レベルが切換わるときのみしカ・電流カー流れず、外部
に負荷がないときは電力を消費せず４値出力が得られ、
かつ負荷を接続するとき１こ４よその駆動能力を十分大
きくとれる４値出力回路を得るものである。
を得ることを七の目的とするもσ）で、実質的に出力の
レベルが切換わるときのみしカ・電流カー流れず、外部
に負荷がないときは電力を消費せず４値出力が得られ、
かつ負荷を接続するとき１こ４よその駆動能力を十分大
きくとれる４値出力回路を得るものである。
発明の構成及び作用
０Ｍ０８回路中ではＮチャネルトランジスタσツノくツ
クゲートは通常ｖｌｌ、に固定される。七〇Ｎチャネル
トランジスタによりＶｃｃレベルをＰｏｔｙ−８ｔ ’
ｙ’ −トによりトランスファするときゲート電位がｖ
ｃＣならばＮチャネルトランジスタによってトランスフ
ァされた電位はＶｃｅ ”−ｖｔｈ （Ｎ−Ｃｈ）のレ
ベルが出力される。ここＫ Ｖｔｈ（Ｎ−Ｃｈ ）は基
板効果により増大した闇値すなわちＮチャネルの実効的
なスレッショルドレベルである。同様にＰチャネルトラ
ンジスタにおいてもＮチャネルでいうｖｃｃをｖ８３
に入れ換えるのみで同じ現象が説明でき、基板効果のあ
るＰチャネルトランジスタによってｖｌＩ８レベ／ ルなトランスファするときＶｓｓ −Ｖｔｈ （Ｐ−Ｃ
ｈ）のレベルが出力される。本発明は以上の現象を利用
して４値を得るものである。
クゲートは通常ｖｌｌ、に固定される。七〇Ｎチャネル
トランジスタによりＶｃｃレベルをＰｏｔｙ−８ｔ ’
ｙ’ −トによりトランスファするときゲート電位がｖ
ｃＣならばＮチャネルトランジスタによってトランスフ
ァされた電位はＶｃｅ ”−ｖｔｈ （Ｎ−Ｃｈ）のレ
ベルが出力される。ここＫ Ｖｔｈ（Ｎ−Ｃｈ ）は基
板効果により増大した闇値すなわちＮチャネルの実効的
なスレッショルドレベルである。同様にＰチャネルトラ
ンジスタにおいてもＮチャネルでいうｖｃｃをｖ８３
に入れ換えるのみで同じ現象が説明でき、基板効果のあ
るＰチャネルトランジスタによってｖｌＩ８レベ／ ルなトランスファするときＶｓｓ −Ｖｔｈ （Ｐ−Ｃ
ｈ）のレベルが出力される。本発明は以上の現象を利用
して４値を得るものである。
本発明の回路を第１図に示す。ＴＲ□ＴＲ，、ＴＲ。
はＮｆヤネルのＭＯＳ ）ランジスメであり、ＴＲｆｆ
１ 。
１ 。
ＴＲＩ、 ＴＲ，はＰｆＹネルのＭＯＳ ）ランジメタ
であって、各Ｎｙ−ヤネルトランジスメは基板がグラン
ドすなわち低レベルＶｌｌｌ＋に接続されており（第２
図Ａ）、各Ｐチ・Ｙネルトランジスタは基板が高電位側
すなわちｖｃｃレベルに接続されている（第２図Ｂ）。
であって、各Ｎｙ−ヤネルトランジスメは基板がグラン
ドすなわち低レベルＶｌｌｌ＋に接続されており（第２
図Ａ）、各Ｐチ・Ｙネルトランジスタは基板が高電位側
すなわちｖｃｃレベルに接続されている（第２図Ｂ）。
高電位側のＰチャネルトランジスタＴＲ６はソースがｖ
ｃｃ、ドレインがＰチャネルトランジスタＴＲ２のソー
スにまたゲートが入力Ｂに接続され、Ｎチャネルトラン
ジスタＴＲ１１のソースが■。ｅに、ドレインがＰチャ
ネルトランジスタＴＲ２のソースに、またゲートが入力
Ｂにそれぞれ接続されている。Ｐチャネルトランジスタ
ＴＲ１のソースはＴＲ６のドレイン及びＴＲＩのドレイ
ンにそれぞれ接続し、ドレインはＮチャネルトランジス
タＴＲ，のドレインにゲートは入力端Ａにそれぞれ接続
されている。ＮチャネルトランジスタＴＲＩのゲートは
入力端Ａに接続され、そのソースはグランド側のＮチャ
ネルトランジスタＴＲｊ及びＰチャネルトランジスタＴ
Ｒ番のドレインに接続され、トラレジスタＴＲｍ及びＴ
Ｒ４のそれぞれのソースはいずれもグランドの■ｓｓレ
ベルに接続されており、各トランジスタＴＲ，、ＴＲ，
のゲートは入力Ｂに接続されている。そして、出力Ｙは
ＰチャネルトランジスタＴＲＩのドレイン及びＮチャネ
ルトランジスタＴＲ。
ｃｃ、ドレインがＰチャネルトランジスタＴＲ２のソー
スにまたゲートが入力Ｂに接続され、Ｎチャネルトラン
ジスタＴＲ１１のソースが■。ｅに、ドレインがＰチャ
ネルトランジスタＴＲ２のソースに、またゲートが入力
Ｂにそれぞれ接続されている。Ｐチャネルトランジスタ
ＴＲ１のソースはＴＲ６のドレイン及びＴＲＩのドレイ
ンにそれぞれ接続し、ドレインはＮチャネルトランジス
タＴＲ，のドレインにゲートは入力端Ａにそれぞれ接続
されている。ＮチャネルトランジスタＴＲＩのゲートは
入力端Ａに接続され、そのソースはグランド側のＮチャ
ネルトランジスタＴＲｊ及びＰチャネルトランジスタＴ
Ｒ番のドレインに接続され、トラレジスタＴＲｍ及びＴ
Ｒ４のそれぞれのソースはいずれもグランドの■ｓｓレ
ベルに接続されており、各トランジスタＴＲ，、ＴＲ，
のゲートは入力Ｂに接続されている。そして、出力Ｙは
ＰチャネルトランジスタＴＲＩのドレイン及びＮチャネ
ルトランジスタＴＲ。
のドレインより取出される。以上の回路と４値出力との
対応を説明すると、４値のレベルが出力するためには、
ｖｃＣ側からいうと、ｖｃｏのレベルを出力するために
はＰチャネルトランジスタＴＲ６が必要である。なぜな
ら、ＴＲｓのソースレベルと基板のレベルがＶｃｃであ
るから出力Ｙ。からｖｃｏが出力されるのである。次の
レベルはＶｅｅ −Ｖｔｈ （Ｎ−ｃｈ）であり、Ｎテ
・ＶネルトランジスタＴＲ１＋が選択されると基板がグ
ランド■８Ｂレベルでありソース力ｖｅｃであるからパ
ックゲートがかかり、基板効果によってＮチャネルの閾
値もしくは実効的な閾値ｖｔｈ（Ｎ−ａｈ）というもの
が大きくなり、出力Ｙにｖｃｅ−Ｖｔｈ（Ｎ−ａｈ）の
電位が得られる。逆に、グランドレベル■。側から見る
と、グランドレベル■、ｓを出すためにはソースレベル
と基板レベルが同じＮチャネルトランジスタＴＲＩが必
要であり、−次にＶｌｌｌｌ ’と異なる電位を出力す
るためにはソースレベルと基板電位が異なるＰチャネル
トランジスタＴＲ，が必要である。実際にはＰチャネル
トランジスタＴＲ，の基板電位はｖｃｃレベルであり、
ソースレベルがグランドＶ［ｌｌｌにしであるというこ
とでＶｔｈ（Ｐ−ａｈ）という基板効果をもたないｖｔ
ｈプラス基板効果によるＶｔｈ分だけ電位がずれた実効
的な闇値が生ずる結果出力Ｙ ニＶｓｓ −ｖｔｈ （
ｐ−Ｃｈ）が出力する。本発明の回路では、この４値す
なわち、Ｖｅｃ ＋ Ｖｃｃ −ｖｔｈ （Ｎ−、Ｃｈ
） ｅ Ｖｓｓ −ｖｔｈ （Ｐ−ａｈ） ｔ Ｖｓｓ
を入力Ａ、大入力の２本の信号線により得られるように
したものである。
対応を説明すると、４値のレベルが出力するためには、
ｖｃＣ側からいうと、ｖｃｏのレベルを出力するために
はＰチャネルトランジスタＴＲ６が必要である。なぜな
ら、ＴＲｓのソースレベルと基板のレベルがＶｃｃであ
るから出力Ｙ。からｖｃｏが出力されるのである。次の
レベルはＶｅｅ −Ｖｔｈ （Ｎ−ｃｈ）であり、Ｎテ
・ＶネルトランジスタＴＲ１＋が選択されると基板がグ
ランド■８Ｂレベルでありソース力ｖｅｃであるからパ
ックゲートがかかり、基板効果によってＮチャネルの閾
値もしくは実効的な閾値ｖｔｈ（Ｎ−ａｈ）というもの
が大きくなり、出力Ｙにｖｃｅ−Ｖｔｈ（Ｎ−ａｈ）の
電位が得られる。逆に、グランドレベル■。側から見る
と、グランドレベル■、ｓを出すためにはソースレベル
と基板レベルが同じＮチャネルトランジスタＴＲＩが必
要であり、−次にＶｌｌｌｌ ’と異なる電位を出力す
るためにはソースレベルと基板電位が異なるＰチャネル
トランジスタＴＲ，が必要である。実際にはＰチャネル
トランジスタＴＲ，の基板電位はｖｃｃレベルであり、
ソースレベルがグランドＶ［ｌｌｌにしであるというこ
とでＶｔｈ（Ｐ−ａｈ）という基板効果をもたないｖｔ
ｈプラス基板効果によるＶｔｈ分だけ電位がずれた実効
的な闇値が生ずる結果出力Ｙ ニＶｓｓ −ｖｔｈ （
ｐ−Ｃｈ）が出力する。本発明の回路では、この４値す
なわち、Ｖｅｃ ＋ Ｖｃｃ −ｖｔｈ （Ｎ−、Ｃｈ
） ｅ Ｖｓｓ −ｖｔｈ （Ｐ−ａｈ） ｔ Ｖｓｓ
を入力Ａ、大入力の２本の信号線により得られるように
したものである。
次に第１図の回路の動作を入力Ａ、大入力との対応によ
り説明する。入力Ａ、大入力と出力Ｙと− の対応関係は次表のようになる。
り説明する。入力Ａ、大入力と出力Ｙと− の対応関係は次表のようになる。
（注）Ｄ”はｖｓｓ 、 ” １ ｓはｖａｃを示す。
（１）Ａ＝０ 、Ｂ＝０の場合
Ａの入力がｏ ｆｆａｓ）ということはＰチャネルトラ
ンジスタに対してＯＮ、Ｎチャネルトランジスタに対し
いＯＦＦの信号となる。ＴＲ，はＯＮ 、 ＴＲ，はＯ
ＦＦとなるから、ＴＲ６、ＴＲ，のいずれかのトランジ
スタ聾 の効果もしくは電位がＴＲ２によつ工出力ｑに出力する
。Ｂの入力０であるから、ＰチャネルトランジスタＴＲ
ｓがＯＮ、ＮチャネルトランジスタＴＲｇがＯＦＦであ
りＶＣＣレベルが出力される。
ンジスタに対してＯＮ、Ｎチャネルトランジスタに対し
いＯＦＦの信号となる。ＴＲ，はＯＮ 、 ＴＲ，はＯ
ＦＦとなるから、ＴＲ６、ＴＲ，のいずれかのトランジ
スタ聾 の効果もしくは電位がＴＲ２によつ工出力ｑに出力する
。Ｂの入力０であるから、ＰチャネルトランジスタＴＲ
ｓがＯＮ、ＮチャネルトランジスタＴＲｇがＯＦＦであ
りＶＣＣレベルが出力される。
ｔ２）Ａ＝０．Ｂ＝１の場合
Ａ＝０であるから（１）と同じ（ＴＲ，はＯＮ、ＴＲ，
はＯＦＦで、Ｂ ＝ １ （Ｖｃｃ ）であるからＮチ
ャネルトランジスタ゛ｒＲｆｉがＯＮ、Ｐチャネルトラ
ンジスタＴＲ。
はＯＦＦで、Ｂ ＝ １ （Ｖｃｃ ）であるからＮチ
ャネルトランジスタ゛ｒＲｆｉがＯＮ、Ｐチャネルトラ
ンジスタＴＲ。
がＯＦＦであり、ＴＲｓにより基板効果によってスレッ
ショルドレベルが変ったＶｔｈ−Ｎｃｈ ７４位分だげ
ｖｃｃから下がった電位がＴＲ１によって伝達されて出
力Ｙに得られる。
ショルドレベルが変ったＶｔｈ−Ｎｃｈ ７４位分だげ
ｖｃｃから下がった電位がＴＲ１によって伝達されて出
力Ｙに得られる。
（３）Ａ＝１．Ｂ＝００場盆
ｐ” ＝ ｉ （ｖｃｃ）でＴＲ，はＯＮ 、 ＴＲ，
はＯＦＦになるからＴＲＪ＋又はＴＲ４によって得られ
た電位がＴＲ，のＮチャネルトランジスタによって出力
される。Ｂ＝０であるから、ＴＲｖ （Ｎチャネル）は
ＯＦＦ 、 ＴＲ。
はＯＦＦになるからＴＲＪ＋又はＴＲ４によって得られ
た電位がＴＲ，のＮチャネルトランジスタによって出力
される。Ｂ＝０であるから、ＴＲｖ （Ｎチャネル）は
ＯＦＦ 、 ＴＲ。
（Ｐチャネル） ＯＮであり、ＴＲ，のＰチャネルトラ
ンジスタの基板効果によって電位が実効的なスレッショ
ルドレベル力変化した分り’ｄ Ｖｌｌｌｉレベルρ）
ら持上った電位がＴＲ，のＮチャネルトランジスタを通
して出力Ｙに供給される。
ンジスタの基板効果によって電位が実効的なスレッショ
ルドレベル力変化した分り’ｄ Ｖｌｌｌｉレベルρ）
ら持上った電位がＴＲ，のＮチャネルトランジスタを通
して出力Ｙに供給される。
ｔ４）Ａ＝１．Ｂ＝１の場合
Ａ ＝ （ｖｃＪであるから（３）と同じぐＴＲ，はＯ
Ｎ 。
Ｎ 。
ＴＲ１はＯＦＦであり、Ｂ＝１であるからＴＲ５（Ｎチ
ャネル） ＯＮ 、 ＴＲ，（Ｐチャネル） ＯＦＦで
あって、出力Ｙにはその＋まＶ３８レベルが出力される
。
ャネル） ＯＮ 、 ＴＲ，（Ｐチャネル） ＯＦＦで
あって、出力Ｙにはその＋まＶ３８レベルが出力される
。
以上、本発明を１実施例によって説明したが、本発明は
第６図のような変形も可能である。＄３図において、Ｔ
Ｒ，及びＴＲ２は外側すなわちそれぞれＶＳＢ側及びＶ
。。側に配置されている点が第１図と相違するが、回路
の動作は第１図の回路と同様である。またさらに第４図
のような変形も可能である。図において、ＴＲ，及びＴ
Ｒ，は第６図のように共通にトランジスタＴＲ，を介し
てＶＳＢに接続されるのではなく、それぞれ各別のトラ
ンジスタＴＲ，及びＴＲ７を介してＶＳＳレベルに接続
されている。なおりｃｃ側にも同様な縫形が可能である
。
第６図のような変形も可能である。＄３図において、Ｔ
Ｒ，及びＴＲ２は外側すなわちそれぞれＶＳＢ側及びＶ
。。側に配置されている点が第１図と相違するが、回路
の動作は第１図の回路と同様である。またさらに第４図
のような変形も可能である。図において、ＴＲ，及びＴ
Ｒ，は第６図のように共通にトランジスタＴＲ，を介し
てＶＳＢに接続されるのではなく、それぞれ各別のトラ
ンジスタＴＲ，及びＴＲ７を介してＶＳＳレベルに接続
されている。なおりｃｃ側にも同様な縫形が可能である
。
発明の効果
本発明によると、得られる４つのレベルについては十分
な駆動能力があり、かつ各レベルを得る電力は４つのレ
ベルを選択した瞬間だけ、すなわち各トランジスタがＯ
Ｎ −ＯＦＦ 、 ＯＦＦ −ＯＮするときだけ電流が
流れるだけであって、外部に負荷がない場合だと実寅的
に′電流を消費しない。例えば出力Ｙを次のトランジス
タのゲートに接続する場合にはほとんど電力を消費しな
い。一方、トランジスタそのものの大きさを考慮すれば
いくらでも外部・＼の駆動能力をもたせることができる
。
な駆動能力があり、かつ各レベルを得る電力は４つのレ
ベルを選択した瞬間だけ、すなわち各トランジスタがＯ
Ｎ −ＯＦＦ 、 ＯＦＦ −ＯＮするときだけ電流が
流れるだけであって、外部に負荷がない場合だと実寅的
に′電流を消費しない。例えば出力Ｙを次のトランジス
タのゲートに接続する場合にはほとんど電力を消費しな
い。一方、トランジスタそのものの大きさを考慮すれば
いくらでも外部・＼の駆動能力をもたせることができる
。
第１図は本発明のＣＭＯＳプロセスにょる４値出力回路
の１実施例の回路図、第２図Ａ、ＢはそれぞれＮチャネ
ルトランジスタ及びＰチャネルトランジスタのパンクゲ
ートの接続を示す図、第６図は本発明の他の実施例の回
路図、弔４図は本発明の更に他の実施例の回路図。 （主な符号） Ａ 、 Ｒ−・・入力、Ｙ−・・出力、ＴＲ１，ＴＲａ
、 ＴＲｉ −Ｎチｖネ／ｌ／ＭＯ８） ”ｊ ７ジス
タ、ＴＲ，、ＴＲ，、ＴＲ，、−ＰテＹネルｉ／ｉｏｓ
）ラン、ラスタ、■ｃｏ・・・高電位側の′電位、ｖ
［１８・・・低峨位側（グランド）の゛磁位特許出願人
富士通株式会社 代理人 弁理士玉蟲久五部 （外１名） 第１図 第２図 第３図
の１実施例の回路図、第２図Ａ、ＢはそれぞれＮチャネ
ルトランジスタ及びＰチャネルトランジスタのパンクゲ
ートの接続を示す図、第６図は本発明の他の実施例の回
路図、弔４図は本発明の更に他の実施例の回路図。 （主な符号） Ａ 、 Ｒ−・・入力、Ｙ−・・出力、ＴＲ１，ＴＲａ
、 ＴＲｉ −Ｎチｖネ／ｌ／ＭＯ８） ”ｊ ７ジス
タ、ＴＲ，、ＴＲ，、ＴＲ，、−ＰテＹネルｉ／ｉｏｓ
）ラン、ラスタ、■ｃｏ・・・高電位側の′電位、ｖ
［１８・・・低峨位側（グランド）の゛磁位特許出願人
富士通株式会社 代理人 弁理士玉蟲久五部 （外１名） 第１図 第２図 第３図
Claims (1)
- 第１の２値入力に応じて相補的にオン、オフするＰチャ
ネルトランジスタ及びＮチャネルトランジスタがそれぞ
れ高電位側及び低電位側に備えられ、さらに、高電位側
に基板効果のあるＮチャネルトランジスタと基板効果の
ないＰチャネルトランジスタが配置され、また低電位側
に基板効果のあるＰチャネルトランジスタと基板効果の
ないＮチャネルトランジスタが配置され、各々の基板効
果のあるトランジスタと各々の基板効果のないトランジ
スタのゲートには第２の２値入力が与えられるように接
続され、第１の２値入力に応じて高゛屯位側または低電
位側のいずれを出力するか選択し、＄２の２値入力によ
って高電位側及び低電位側において前記各々の基板効果
のあるトランジスタと裁板効果のないトランジスタの・
いずれかを選択動作せしめ、高電位または低電位を基板
効果のあるトランジスタまたは基板効果のないトランジ
スタのいずれかを介して出力せしめて４値レベルを得る
ことを特徴とする４値出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249222A JPS60141021A (ja) | 1983-12-28 | 1983-12-28 | ４値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249222A JPS60141021A (ja) | 1983-12-28 | 1983-12-28 | ４値出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60141021A true JPS60141021A (ja) | 1985-07-26 |
| JPH0157536B2 JPH0157536B2 (ja) | 1989-12-06 |
Family
ID=17189731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58249222A Granted JPS60141021A (ja) | 1983-12-28 | 1983-12-28 | ４値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60141021A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126600A (en) * | 1988-12-07 | 1992-06-30 | Apt Instruments Corp. | Truth value generating basic circuit suitable for analog inputs |
| US8643458B2 (en) | 2009-04-16 | 2014-02-04 | Siemens Aktiengesellschaft | Winding and method for producing a winding |
-
1983
- 1983-12-28 JP JP58249222A patent/JPS60141021A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126600A (en) * | 1988-12-07 | 1992-06-30 | Apt Instruments Corp. | Truth value generating basic circuit suitable for analog inputs |
| US8643458B2 (en) | 2009-04-16 | 2014-02-04 | Siemens Aktiengesellschaft | Winding and method for producing a winding |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0157536B2 (ja) | 1989-12-06 |
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