JPS60140596A - アドレス置き換えを行うためのデ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアドレス変換を行うためのデータ処理装置に関
する。本発明は、一方のメモリからの情報を、他方のメ
モリからの情報で置き換えるのに特に有効である。これ
は、最初のメモリの内容が固定された後に、そのメモリ
中の情報が不完全であるとか、さもなければ変更を必要
とする時のパッチングとして知られている。パンチング
は、メモリからのデータ全体を修正するために、書き換
え不能なタイプのメモリ、例えば読み取り専用メモリ（
ＲＯＭ）に関連して用いられる。

［従来技術］ 本発明は、所望のメモリ置き換えのサイズに密塀Ｃ１−
閂存ｌ、た面勿箒のメモリ署キ加÷Ｖノ→ノ？・ンキン
グをハードウェアにより達成する。よりＭＴｅｃｈ−ｎ
ｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｅｌｕｌｌｅｔｉｎ
　Ｖｏｌ’、　２４．Ａ　３　。

１９８１年８月、１３７９頁−１３８２頁及びＶｏ　１
．’　２４．　ＡＩＯ，１９８２年３月、５２７３頁−
５２７４頁は、ソフトウェア技術を使った可変長パッチ
を開示している。これ等の技術はパッチの長さを決める
ためデータ処理機への命令コードに依存している。パッ
チングに於て普通であるように、そして本明細書で述べ
られる基本的な発明とともに使用されるように、最初の
メモリの最低位のアドレスビットが、このメモリのため
置き換えられる、即ち〃パッチイン〃される第２のメモ
リ中の最低位のアドレスビットを決めるため直接に使わ
れる。この事は、例えば上述の文献のうち最初のものに
示されている。

加えて、よりＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓ
ｕｒｅＢｕｌｌｅｔｉｎ　Ｖｏｌ、　２１．Ａｌ、１９
７８年６月、３４１頁−３４２頁及びＶｏｌ、　２３．
ＡＩＯ，１９８１年３月。

４６２７頁−４６２８頁は、変更されない低順位アドレ
スビットを使った固定長パッチングを開示している。

［発明が解決しようとする問題点」 本発明は成る低順位のアドレスビットノ通過（ｐａｓｓ
−ｔｈｒｏｕｇｈ）を使用する。これは、排他的ＯＲ論
理の働きを有する論理へ印加すべき適当な情報の選択に
よって達成される。パッチ、即ちアドレス長さの置き換
えを決めるためではなく、データを通過させるために論
理技術を使用することは、ｌ　Ｂ　Ｍ　Ｔｅｃｈｎｉｃ
ａｌ　Ｄｉｓｃｌｏｓｕｒｅ　ＢｕｌｌｅｔｉｎＶｏｌ
、　１’７．煮１０．１９７５年３月の２９１５頁−２
９１６頁に示されている。

［問題を解決するための手段］ 本発明に従ったアドレス置き換えシステム、即ちパッチ
ングシステムは、最初のメモリのために意図されたアド
レスを受け取るための論理を使用する。代表的なアドレ
スは２０個の独立したアドレスビットから成り、その各
々の重み（ｓｉｇｎｉｆｉｃａｎｃｅ　）は通常の通り
である。置き換えメモリのアドレスビットの数は１０個
程度の大きさの小さい数であり、本発明自身の中にこの
数を最小数に制限するものは何も存在しないけれども、
この程度の数で、本発明の利益は達成しうる。

本発明の良好な実施例に於て、アドレスビットはフィー
ルド・プログラマブル論理アレー（ＰＬＡ）であること
が望ましい論理アレーに与えられる。適当なＰ　ＴＪ　
Ａはフユーズ（ｆｕｓθ）式のプログラマブル・フィー
ルドＰＬＡである。マスクなどによって、工場でプログ
ラムされたＰＬＡは含まれた遅延のため好ましくない。

論理アレーへ与えられる同じアドレスビットは「通過論
理」へ変更なしで与えられ、その個々の素子はアドレス
ビットの１つと、論理アレーからの出力とを受け取る。

その論理は、パッチの長さのために、低位のアドレスビ
ットに対応する信号が予定の重みを持つように、個性化
される。その重みは例えば、この論理が排他的ＯＲ論理
である場合、ゼロである。高位のアドレスビットは置き
換えメモリ、即ちパッチメモリ中のアドレスの不変更部
分に対応する。それ等は、この論理の出力可＋ｒ、−，
す（マＬ−＋、−？ハＴ六笛台ハナ六九−プし斃に個性
化される。良好な実施例に於て、論理アレーはまた、パ
ッチメモリを付勢し且つＲＯＭを減勢する信号を発生す
る。

成るパッチブロックのアドレスが所望のパッチの長さに
対して増大すると、アドレスの増分的変更は変化するこ
となく論理素子を通過する。複数のワード線を有する論
理アレーに関連して言えば、サイズに関係なく、そのよ
うな各パッチのために１本のワード線のみが必要とされ
る。市場で入手しうる代表的な論理アレーは７０個以下
の限られた数のワード線を持っている。

アドレスビットを感知するとその応答が直接に生ずるが
、代表的なアレー論理が反応又は整定するには最小限の
時間が必要とされるにすぎない。

同様に、ハードウェアの削減や良好な応答時間は、例え
ばランダムアクセス・メモリから個性化された専用の論
理によるなどの他の仕方で実現出来る。

本発明は実質的に、任意のアドレス選択式メモリシステ
ムに適用しうる。

［実施例１ 以下添付図面′を参照して本発明の詳細な説明する。

第１図に示されたアドレスバス１は２０本の独立したア
ドレス線を含み、各線は１又はゼロの重みを有している
。このアドレスは、各線が１又はゼロの重みを有するア
ドレスビットを転送するという意味に於てバイナリであ
る。そのようなアドレスの与え方は、現在、データ処理
技術に於て全く標準的なことである。Ａ１５−Ａ１９と
表記しり高位の５アドレスビツトはバス３を介してチッ
プ選択論理５へ送信される。これ等のアドレスビットが
チップ選択論理に適合する場合、線７上に信号が発生さ
れて標準の読み出し専用メモＩＪ（ＲＯＭ）９を選択す
る。

ＲＯＭ９は、固定された構造によって表示されるバイナ
リデータを各メモリ位置に保持しているような通常のメ
モリである。それ故、データはメモリが製造された後は
変更不能である。代表的なＲＯＭ９は３２にバイトのメ
モリである。出力バス１１は８ビツトバイトを並列に受
け取る８本の線を含む。アドレスビットＡＯ−Ａ１４は
ＲＯＭ９へのアドレスとして、１５本の線を含むアドレ
スバスｌ　５’　Ｊ二に与えられる。

上述の装置は、ＲＯＭ及びＲＯＭをアドレスする手段を
有する標準のシステムを構成する。本発明に従って、ア
ドレスバス１はまた、入力ハス１７を介してフィールド
・プログラマブル論理アレー（ＦＴ、Ａ）１９にも接続
される。バス１７はバス１上のアドレスのうち高位の］
、６アドレスビツトＡ１９−Ａ４を運ぶ個々の線を含む
。

良好なＰＬＡＩ９の細部は市場性によって決められる。

入手しうる最も好適な装置は１６個の別々の入力信号を
受け取り、４８本のワード線を含み、且つ８個の出力信
号を並列に発生する。本実施例に於て、８個の出力信号
の１つが線２１に発生され、それはチップ選択論理５を
減勢し、且つバッチメモリ２３を付勢即ち選択するよう
機能する。

パッチメモリ２３は市場で入手可能な消去可能プログラ
マブル読み取り専用メモリ（ＫＰＲＯＭ）であるのが好
ましい。これは、メモリ中に特定のデータを入れずに製
造され、そして製造工場から離れた場所で特別の機器を
使用する個人によって選択されたデータでフード化（個
性化）することが出来るような装置である。（通常、こ
の装置は紫外線輻射により消去され、次いでメモリ位置
をアドレスすることによって電気的にプログラムされる
。） ＰＬＡＩ９からの他の７個の出力は独立した線２５ａ乃
至２５ｇを有する論理バス２５上に現われ、各線は排他
的ＯＲ論理素子２７ａ乃至２７ｇの２個の入力のうちの
１つとしてそれぞれ接続される。排他的ＯＲ素子２７ａ
乃至２７ｇの第２の入力は、アドレスピッ）ＡＩＯ乃至
Ａ４を運ぶ７本の線を含む並列のアドレスバス２９から
のものである。アドレスビットＡ４は排他的ＯＲ素子２
７ａの第２人力として線２９ａ上に与えられる。より高
位のアドレスビットは、他の排他的ＯＲ素子の第２人力
として順番に与えられる。例えば最高位のアドレスビッ
トＡＩＯは排他的ＯＲ素子２７ｇの第２人力としてａ　
２９　ｇ上に加えられる。

４個の別々の線を含む第２の並列アドレスバス３１はＰ
ＬＡＩ　９及び論理素子２７ａ乃至２７ｇをバイパスし
て最低位の４個のアドレスビットＡＯ乃至Ａ３を運び、
そして最低位のアドレスピッ）ＥＡＯ乃至ＥＡ３として
ＥＦＲＯＭ２３へ接続される。但し、この場合に於て、
ＡＯはＥＡＯとして与えられ、Ａ１はＩＡＩとして与え
られ、そして残りの信号は同じ順序で与えられる。

このことは、ＰＬＡで利用可能な少数の出力を補償する
ために行われる。即ち、若しこれ等の低位アドレスビッ
トがＰＬＡによってそのまま供給されるとすれば、極め
て短い長さのパッチしか与えることが出来ないからであ
る。最適の実現形態では、総てのアドレスビットは説明
されたようにＰＬＡＩ９を通過し、そしてＰＬＡＩ９は
適当な長さのバッチを与えるに充分な出力（線２５）を
持つであろう。

論理素子２７ａの出力は次のアドレスピッ）ＥＡ４とし
て線３３ａ上に印加され、一方関連した論理素子の出力
も同様にして印加され、そして最後の論理素子２７ｇの
出力はｌＰＲＯＭ２３への最高位のアドレスビットＥＡ
ＩＯとして線３３ｇ上に印加される。線２１−Ｌの信号
はＥＰＲＯＭ２３を選択するのに印加される。このよう
にＥＰＲＯＭ２３をその入力に於ける信号によって選択
、即ち付勢することはチップ選択とも呼ばれ、当該技術
分野では周知である。

ｌＰＲＯＭ２３の出力は８個のバイナリ・データビ、ッ
トであって、出力バス３５上に並列に現われる。選択さ
れた時、ＲＯＭ９及びＥ　Ｐ　ＲＯＭ２３の両方はそれ
等の出力バス１１及び３５を介して、８本の別個の線を
有する通常のデータバス３７に８ビツトのデータを与え
る。バス３７はデータ処理システムの一般使用のために
データを転送する。

ｌＰＲＯＭ２３を選択する線２１上の同じ信号がＲＯＭ
９を減勢するので、バス３７上のデータはＲＯＭ９又は
ＥＰＲＯＭ２３の一方から来るけれども、両方から同時
に来ることはない。

ＲＯＭ９及びＥＰＲＯＭ２３の間の選択はＰＬＡＩ９の
個性化に基づく。ＰＬＡＩ９がバス１７上のアドレスピ
ッ）Ａ１９乃至Ａ４に応答して線２１を付勢しないよう
な場合であって、しかもチッフ選択ｒ％理５がバス３上
のアドレスピッ）’Ａ１９乃至Ａ１５に応答して線７に
選択信号を与えるような場合には、データがＲＯＭ９に
よって供給される。（勿論、システムはＡ１９乃至Ａ１
５の他の組合せによって選択される、ＲＯＭ９以外のメ
モリを有してもよい。）プログラムのブランチなどが遂
行されている場合、バス１５上のアドレスは、前のアド
レスとは大幅に異なるだろうけれども、バス１５上のア
ドレスはデータを供給するために、１つのバイナリ数ず
つ増大するに充分大きな部分を持っている。良好な実施
例に於て、そのようなアドレス、及びアドレスの変更は
今述べたように月並なことである。

任意のアドレスに於て、ＰＬＡＩ９はバス１７上のアド
レスビットに応答して線２１上に付勢信号を与えるよう
に個性化されうる。これが惹起すると、ＰＬＡＩ　９は
また、排他的ＯＲ素子２７ａ乃至２７ｇへの入力として
接続されるアドレスビットについてバス２５上に論理ゼ
ロ信号を与えるように個性化される。これ等のアドレス
ビットは、Ａ４乃至Ａ１９が線２１を付勢し且つバス２
５上に１組の信号を与える連続アドレス順序の量変化す
るようなものである。

例えば、メモリ置換アドレス、即ちパッチアドレスは１
１０１１１０１１１０１００００００００と１１０１１
１０１１１０１１１１１１１１１との間にありうる。（
通常のようにＡＯは右側に現われる。）ここで、指定さ
れた高位のアドレスビットが予め定義されているもので
ある場合は、パッチ境界が開始するどとがわかる。この
例に於て、Ａ８乃至Ａ１９は同じであり、そしてこれは
ＰＬＡＩ９によって、線２１及びバス２５上に唯１つの
連続した選択を達成するのに使われる。（Ａ１０よりも
高い桁で変化するアドレスは、ＥＰＲＯＭ２３が１個の
連続した選択として応答することが出来るものよりも大
きい。これは、ＥＰＲＯＭ２３、口ｌｌ−１：、）ぐツ
千メ千Ｉ＋　＃（）ぐツ千ブロツ々十り士去どｆｔいた
め、真実である。） この例に於て、アドレスはＡＯ乃至Ａ７については変化
し、一方Ａ８乃至Ａ１９は無変更に留まる。本発明に従
って、ＰＬＡｌ’９は、Ａ４乃至Ａ７に対応するバス２
５の線上に論理ゼロ（論理１と区別す°るものとして）
を与えるように個性化される。従って、線２５　ａは排
他的０Ｒ２７ａの入力としてゼロを供給し、線２５ｂ（
図示せず）は排他的０Ｒ２７ｂ（図示せず）にゼロを供
給し、線２５Ｑは排他的０Ｒ２７ｃヘゼロを供給し、そ
して線２５ｄは排他的０Ｒ２７ｄヘゼロを供給する。ア
ドレスビットＡ４は排他的ＯＲ２７ａ（７）第２人力と
して印加され、且つ排他的ＯＲはその入力が異なった時
、ｌを生ずる論理として定義されるので、アドレスビッ
トＡ４は排他的ＯＲ２７ａの出力としてｍ３３ａ上に現
われる。Ａ４のすぐ上にある３つのアドレスビットは記
載されたように排他的ＯＲ回路２７ｂ乃至２７ｄへ印加
される。

この例では、線２５ｂ乃至２５ｄＪ：、の入力はゼロな
ので、アドレスピッ）Ａ５乃至Ａ７は出力ＰＪ　３３　
ｂ乃至３３４上に無変更で現われる。それ等は排他的Ｏ
Ｒ論理２７ｂ、２７ｃ及び２７ｄを無変更で効果的に〃
通過〃する。

ＰＬＡＩ９はＥＰＲＯＭ２．３中のアドレスの無変更部
分を与えるように個性化されるが、そのビット位置はバ
ス１上にあるアドレスの無変更部分のビット位置と異な
っていてもよい。このアドレスの特定の無変更部分は対
応するデータが貯蔵される位置に依存する。通常、デー
タは利用可能な次の貯蔵位置に貯蔵されるであろう。ｌ
ＰＲＯＭ２３のような代表的な標準的メモリシステム中
の総てのメモリ位置は、順次に大きくなるバイナリ形式
のアドレスによりアクセスされる。通常、データは利用
可能な任意の貯蔵位置に貯蔵されるが、選択される位置
は充分なメモリ長を持たねばならない。

前述の例に於て、ｌＰＲＯＭ２３中で利用可能な領域の
アドレスが０１１００００００００で開始すると仮定す
ると、ＰＬＡＩ　９は、排他的０Ｒ２７ｅ（図示せず）
への線２５ｅの信号がゼロであるように個性化される。

バス２９から排他的０Ｒ２７ｅへの他の入力信号は八８
であり、それは１である。それ故、排他的０Ｒ２７θは
ＥＰＲＯＭ２３のアドレスＥＡ８として機能する１を線
３３ｅトに与える。同時に、排他的０Ｒ２７ｆへの線２
５ｆ上の信号は１であり、Ｐ　Ｊ、　Ａ　ｌ　９はその
ように個性化される。何故ならば、Ａ９がゼロであり且
つ置換アドレスが１を必要とするからである。排他的０
Ｒ２７ｆは線３３ｆ上にコ、を与える。排他的ＯＲ２７
ｇへのＡＩＯがまた１であり、且つ置換アドレスのその
順位にゼロが必要とされるので、Ｐ’１．Ａ１９は同様
に、線２５ｇ上に１を与えるよう個性化される。

各パッチごとに、可変ブロック長のパッチが達成される
。本発明の他の顕著な利点はワード線を有する論理アレ
ーによって実現されるという適合性にある。そのような
アレーは充分に速く、容易に実現され且つコスト効果が
ある。そのような素子は第３図に関連して、詳細に説明
する。

〃パッチイン〃される置換の長さ及びＥＰＲＯＭ２３中
の利用可能スペースはＰＬＡＩ９の個憔化前には既知で
あり、且つその個性化のための基礎である。正しいデー
タはＥＰＲＯＭ２３中で皆製され、そして正しくない又
は変更されるべきデータは訂正即ち変更された形でＥＰ
ＲＯＭ２３中に貯蔵される。

本発明の範囲内で、各置換器ちパッチを別々のワード線
の選択と同じにすることは有用である。

この事が真実であるのは、低位の変更ビットによって成
るブロックの長さが決まる限り、高位の無変更ビットに
よって選択される各ワード線がこのブロックヘパツチす
るからである。これは、たとえ低位の内容の一部のみが
対応する元の情報と異なるとしても、同様である。

例えば、２０個のアドレスビットのうちの最モ高位の１
３ビツトが無変更であると仮定する。この場合、低位の
７ビツトが１２８のパッチ長さを決める。その１２８の
長さのパッチはＥＰＲＯＭ２３中で与えられねばならな
い。通常、その長さの２分の１までは重複データを含み
、それはＥＰＲＯＭ中にもある。変更されるべき情報は
、例えば低位の７ビツトが総てゼロ（ｏｏｏｏｏｏｏ）
であるアドレスで開始しうる。若し、変更されるデータ
が６９　（１０００１０１）で終るならば、変更される
データの長さは７０であるが、パッチの合計長さは１２
８である。最低位の無変更アドレスビットは第８番目の
ものであって、これは開始状態ｏｏｏｏｏｏｏの後、１
２８個のアドレス増分で変化する。この変化は選択され
たワード線を選択解除し、目、つパッチを終了させる。

それにも拘らず、パッチのサイズは変更されるデータの
長さに密接に関連する。すぐ上で掲げた例に於て、変更
されるデータの長さが５０であり、且つ低位の開始アド
レスビットが総てゼロであるとすれば、必要とされるパ
ッチ長さの終端では低位のアドレスビットは０１１００
０１となるであろう。上掲の例と反対に、この場合には
第７番目の高位アドレスビットは必要なパツチ長さの前
後で、無変更である。ＰＬＡＩ９はその桁のアドレスビ
ットＡ６及びより高位の無変更アドレスビットに応答す
るように個性化される。これは、変更されるべきデータ
の長さに直接関係した量に、＜ツチメモリ、即ちＥＰＲ
ＯＭ２３の使用が制限されることを説明し、これが本発
明の基本的な利点である０ 勿論、変更されるべきデータの開始アドレスは任意のメ
モリ位置であってよい。バイナリ順序の相互作用の故に
、パッチ長さが対応して長くなくとも、必要なパッチ長
さは開始アドレスの幾つかの高位アドレスビットを変更
して得られる成るアドレスで終了しうる。（算術的セン
スで、これは、繰り上げ動作によって、即ちｌｌｌ＋１
は１００００であることによって変換される唯１個の増
分を生ずる。）変更されるべきデータの２分の１より長
いパッチ長さを回避することはこのアドレス変換で単一
のパッチを２個のパッチへ分割することによって達成さ
れうる。（但し、この場合には、第２ワード線を使用す
ることが必要となる。）２つのパッチで変更されるデー
タが連続であるとしても、２つのパッチを使用すること
により以下の例に示すような利点が得られる。変更され
るべきデータの開始アドレスは０１０１．１０００００
１１１０１１００１１であり、このデータの終了アドレ
スは０１０１１００００１００００１０１１１１である
。これ等の差はたった１２４だけである。しかも、低位
の１１アドレスビツトが変化するので、パツチ長さは２
０４８である。この長いパッチを回避するため、これを
２つのパッチ、即ち開始アドレスＯ：ＬＯ１１００００
０］４１０１１００工１から変換を有する変更の直前の
アドレス０１０１１０００００１１１１１１１１１１ま
での第１のパッチと、０１’０１１００００１０ｏｏｏ
ｏｏｏｏ○０から０１０１１００００１００００１０１
１１１１までの第２のパッチとへ分割することが行われ
る。ＰＬＡＩ９は、１０個の高位アドレスビットＡ１９
−ＡＩＯが第１のノぐツチの不変更アドレスビット０１
０１１０００００テある時、１つのワード線を選択する
ように個性化される。このパッチは１２８の長さであり
、そのうち５２個は重複される必要のないデータに対応
する。（即ち、低位のアドレスｏ　ｏ、ｏ　ｏ　ｏ　ｏ
　ｏから０１１００１０まで。）ＰＬＡＩ９はまた、１
４個の高位アドレスピッ）Ａ１９−Ａ６が第２のパッチ
の不変更アドレスビット０１０１１００００１００００
である時、他のワード線を選択するように個性化される
。このパッチは６４の長さであり、そのうち１６個は重
複される必要のないデータに対応する。（低位のアドレ
ス１ｌＯＯ００から１１１１１１１まで。） 第２図は、より長いパッチメモリＥ　Ｐ　ＲＯＭ２Ｏが
使われるのを除いて、第１図の実施例と極めて近似した
実施例を示す。ｌＰＲＯＭ４０は１３個のアドレスビッ
トＡＩ２乃至ＡＯを受け取るのに適する８ビツトの８に
メモリであり、第１図のＥＰＲＯＭ２３とその他は基本
的に同じである。第１図のそれと実質的に同じ素子は同
じ参照数字を与えられ、ここではこれ以上の説明はしな
い。

バス１上の１４個の高位アドレスピッ）Ａ−１９乃至Ａ
６は入力バス４２によりＰＬＡＩ９へ与えられる。ＰＬ
ＡＩ−９の２つの入力は使用されず、従ってバス４４は
接地される。並列アドレスバス４６はアドレスピッ）Ａ
１２乃至Ａ６を運び、そこで各々は排他的ＯＲ論理素子
２７ａ乃至２７ｇの１人力として接続される。最低位の
アドレスピッ）Ａ６は排他的０Ｒ２７ａの入力として接
続され、そして他のビットは排他的ＯＲ回路２７ｂ乃至
２７ｇへ順番に接続される。ＰＬＡＩ９の７個の出力は
個々のＭ２５ａ乃至２５ｇを有する論理バス２５上に現
われ、各々は排他的○Ｒｍ理素子２７ａ乃至２７−ｇの
異なったものへ接続される。

６個の個々の線を含む第２の並列アドレスバス４８はＥ
ＰＲＯＭ４０へ最低位のアドレスビットＥｐ、ｏ乃至Ｅ
Ａ５として６個のアドレスビットＡＯ乃至Ａ５を運び、
ＡＯはＥＡＯとして印加され、Ａ１はＩＡＩとして印加
され、そして他のものは同じ順序で印加される。

１６個の位置でなく６４個のメモリ位置を定義するアド
レスバス４８−ヒの信号を除いて、動作は第１図に関連
して説明されたのと同じである。ＥＰＲＯＭ４０は出力
バス３５上に８ビットバイトを与え、これはデータバス
３７へ送られる。

バス４８はＰＬＡＩ　９をバイパスするので、可能な最
小置換単位は６４ポジシヨンである。これは、通常望ま
しくない長い置換を増加させる。然し、合計のアドレス
ビット数がＰＬＡＩ９からの７とバス４８の６を加えた
ものとなるので、それはまた、アドレスビットの数を増
加させる。アドレスビットの数が１１個に制限された第
１図の実施例は２にバイトのメモリ２３をアドレスしう
るにすぎないが、第２図の実施例はより大きい８にバイ
トのメモリ４０をアドレスすることを許容する。

第３図は単に標準的なＰＬＡを示す。図示されたＰＬＡ
はマスク技術による工場でのプログラミング即ち個性化
を暗示している。それは本願の発明者によって明確に理
解され且つ充分に説明するため、選ばれたものである。

フィルドＰＬＡを含む代替しうるＰＬＡは幾つかの製造
業者から市場で入手しうる。即座に出来るフィルドの個
性化は本発明に使われるＰＬＡにとって好ましいことで
ある。

そのようなアレーの主要な要素は、このアレーがコード
化された出力信号を発生するために付勢されうる限られ
た数のワード線５０ａ乃至５０ｐを持っているというこ
とである。入力Ｍ５２ａ乃至５２ｎにある入力は、ワー
ド１５０ａ乃至５０ｐの数よりも数に於て膨大な順列を
与える。名入力線５２ａ乃至５２ｎは個性化に基づいて
ワード線５０ａ乃至５０ｐの任意の線に相互接続される
能力を有する。入力線５２ａ乃至５２ｎ上の低電位状態
に積極的に応答するために、各人力線は伽々のインバー
タ５４ａ乃至５４ｎと並列に接続され、その各出力は５
６ａ乃至５６ｎ上に出る。入力線５２ａ乃至５２ｎ上の
信号は線５８ａ乃至５８ｎを介してアレー中に運ばれる
。

スイッチ素子６０が１５８ａ乃至５８ｎ及び５６ａ乃至
５６ｎの１つの高電位により付勢された場合、線５８ａ
乃至５８ｎ及び５６’ａ乃至５’６ｎの各々はワード、
１Ｊ５０ａ乃至５０ｐの状態を反転する。

スイ７ｆｉ子６０ば電界効果トランジスタであって、ワ
ード線５０ａ乃至５０ｐを接地電位に接続する。制御は
素子６０のゲートへ高い信号を印加することにより行う
。ワード線５０ａ乃至５０ｐは、素子６０の１つにより
接地されない時、その各々に対して直列に接続された抵
抗器６２ａ乃至６２ｐを通して働く高電位によって、「
高」に保持されることにより選択される。

最後に、高電位のワード線５０ａ乃至５０ｐは出力線６
４ａ乃至６４ｍへ接続されるスイッチ素子６０のゲート
に作用する。線６４ａ乃至６４ｍは、素子６０の１つに
よって接地電位にされない時、抵抗器６６ａ乃至６６ｍ
を通る高電位により「高」に保たれる。

スイッチ素子６０は通常のゲートの記号を持つか又はゲ
ート記号を持たない何れかの電界効果トランジスタとし
て示されており、ゲートを有するものは第３図で丸で囲
まれて示される。これは個性化アレーの製造中にゲート
が与えられないことを暗示している。勿論、代案として
、総てのゲートを与えるようにしてもよいが、この場合
には線５６ａ乃至５６ｎ及び５８ａ乃至５８ｎ及び６６
ａ乃至６６ｍへの接続を個性化に基づいて選択的に作ら
なければならない。

スイッチ素子６０（第３図で丸で囲まれた素子６０によ
り表示されたもの）のどれもが、５８ａのような入力線
及び５６ａのようなその反転信号線の何れかと線５０ｐ
のような与えられたワード線との間に効果的に接続され
なかった場合、その入力の状態は結果に無関係であるこ
とは明らかである。特に第３図に於て、線５２ａ上の状
態は線５０ｐに影響しない。何故なら線５８ａが向けら
れている素子６０ａはゲートを有さず、且っ１Ｊ５６ａ
が向けられている素子６０ｂもゲートを持たないからで
ある。（これは便宜上ｔｔ　ｄｏｎ’ｔ　ｃａｒｅ　ｔ
ｔ論理と言われる。） 第１図及び第２図の実施例のＰＬＡＩ９に関連して、Ｐ
ＬＡＩ９への変更アドレスビットにはそのような／／　
ｄｏｎ’ｔ　ｅａｒｅ　ｕ個性化が応答するので、ワー
ド線はそれ等の状態に関係なく選択される。

ＰＬＡＩ９への不変更アドレスビットには、ワード、１
Ｊ５０ａ乃至５０ｐのうち唯１つのワード線を高にする
ことにより選択するような個性化が応答し、そのワード
線は変更アドレスビットのため〃ｄｏｎ’ｔ　ｃａｒθ
〃個性化を持つ。所望の出力は記載されたようなもので
あって、これは単に個性化されるワード線に関連したス
イッチ素子６０が付勢されるように個性化することによ
り達成されるので、出力１１６４ａ乃至６４ｍは上に述
べたように本発明に従う信号を運ぶ。

論理アレーは当該技術分野で既に知られており、且つ本
発明に対して等価な種々の形式を取り得るので、上記の
記述は説明目的のみを意図するものである。本発明は論
理アレーを個性化することによって、種々のサイズの置
換、即ちパッチのために個々のワード線を利用する際、
変更アドレスが活勢なワード線を選択することに役割を
果たさないようにするものである。従って、連続した各
置換即ちパッチは、受は取られたアドレスの変更部分が
大きいとしても、１つのワード線のみを使用する。これ
は使われるワード線の数を最小限にし、且つ構成用資源
としてのワード線の数を少くスる。

（第１図に関連して説明されたように、原アドレス中の
繰り上げ又は変換を含む特定のアドレスに於て、分割さ
れたパッチを使うことはパッチメモリ、ＥＰＲＯＭ２３
の使用を経済的にするため好ましいであろう。） 加えて、ＰＬＡなどはメモリ等のアクセスＲ＆”ｒと比
較して相対的に速い。衰微的に言えば、最終的な使用可
能出力は、システムの中で特別の待ち時間が設けられな
いくらい充分に早（ＰＬＡから発生される。第１図及び
第２図に関連して説明すると、ＲＯＭ９を減勢し且つＥ
ＰＲＯＭ２３又はＥＰＲＯＭ４０を付勢するための制御
信号は線２１に速やかに現われ、そしてアドレスビット
もバス２５に速やかに現われるので、システム全体のタ
イミングに遅延を課す必要はない。

第４図は、個性化がハードウェアで固定されていないア
レー論理の１つのサブ回路を示す。アレー全体は、第１
図のサブ回路を第３図の様式で二次元的に反復すること
によって構成されるが、その詳細は以下で説明する。メ
モリセル８０．８２及び８４は２個の状態を有するラン
ダムアクセスの位置であって、第１の状態で１と印され
た出力点に「高」信号を発生し、且つ第２の状態で０と
印された出力点に「高」信号を発生する。

より詳細に説明すると、各セル８０．８ｚ及び８４は、
オンからオフへ状態を切換えるため夫々制御線８６．８
８及び９０で駆動される通常のデザインの交差結合双安
定回路の如き任意の標準的メモリセルであってよく、例
えば「１」の出力が「高」で１０」の出力が「低」の状
態を第１の状態とし、「０」の出力が「高」で１１」の
出力が１低」である状態！第２の状態とするように決め
られる。

線９２は第３図のワード線５０ａ乃至５０ｎの１つと対
応するワード線である。線９２は通常、高電位にバイア
スされる。線９２は多数のサブ回路へ接続され、その各
々が実質的に第４図に示されている。線９２は通常、非
選択の低に保持され、そして以下に記載されるようにサ
ブ回路により高へ移るのを許容されたとすると、線９２
は選択されてフード化出力の発生に関与する。回路全体
はワードｍ９２のような複数個のワード線を有し、各ワ
ード線に接続された第４図のようなサブ回路の数はアレ
ーに対する入力アドレスヒツトの数に等しい。

線９４は第３図の線５８ａ乃至５８ｎの１つと対応する
直接入力線である。同様に、線９６は、線９４が線５８
ａと対応している場合、線５６ａと対応する線９４上の
信号の反転信号を運ぶ。また線９８は、通常、高電位へ
バイアスされる。線９８は１つの出力を運び且つ第３図
の出力線６４ａ乃至６４ｍの１つと対応する。従って、
線９２のような各ワード線と関連した第４図のような各
サブ回路は線９８のような異なった出力線へ接続される
。

線９４が高の時で線９４上のアドレスビットが、１１９
２を部分的に選択した時に、メモリセル８０はオンに設
定される。（セルが線９２を接地電位へ引き下げないで
、総てのセルが部分的にｍ９２を選択した時、ワードｍ
９２は完全に選択される。）線９４及び９６−トの信号
が不変更アドレスビットである時、メモリセル８２はオ
ンに設定される。

（即ち、それ等は／／　ｄｏｎ’ｔ　ｃａｒｅ　ｔｔ倍
信号はない。）従って、セル８０及び８２がオンであり
且つ線９６が高である時、ＮＡＮＤ論理素子１００の３
個の入力総てが高であり、結果としてワード線９２へ接
続されている出力を低下、即ち接地し、それを引き下げ
る。ワード線９２は積極的に選択を妨げられる。

線９４上の信号が高であったとすると、線９６上の信号
は低であらねばならず、そしてＮＡＮＤｌｏｏは満足さ
れない。セル８０からのゼロ信号はＮＡＮＤ論理素子１
０２への３個の入力のうちの１つなので、Ｎ、ＡＮＤ論
理素子１０２は満足されない。この場合、ＮＡＮＤｌｏ
ｏ及び１０２の何れもが満足されず、且つ線９２は部分
的に選択されるので、今説明中のサブ回路によってそれ
は低に引き下げられない。

セル８０の状態が反転されたとすると、０出力が高であ
る。即ち（ＮＡＮＤｌｏ、２への前の低入力は高であり
、そして線９４が高で且、っセル８２がオンである時、
ＮＡＮＤ１０２は満足される。

この状態に於て、ワード線９２は積極的に選択を妨げら
れる。

セル８２の１出力はＮＡＮＤｌｏｏ及びＮＡＮＤ１０２
両方の３個の入力の１つである。その出力が低である時
、ワードｍ９２は線９４及び９６上のアドレス信号及び
その反転信号とは関係なく部分的に選択される。

ワード線９２又はワード線９２に対応するワード線が選
択されるのは、そのワード線へ接続されている第４図の
如きサブ回路の総てがワード線９２又は他［相］ワード
線上の高信号を許容する場合である。この高信号は、セ
ル８２の１出力とメモリセル８４のＯ出力と共に、ＮＡ
ＮＤ１０４への３個の入力の１つとして現われる。セル
８２の０出力はワードｍ９２と反転線９６と共にＮ　Ａ
　Ｎ　Ｄ１０６の１人力として現われる。セル８２がオ
ンに設定されたか又はオフに設定されたかに依存して、
ＮＡＮＤ１０４又はＮＡＮＤｌｏ６のいずれがが満足さ
れるが、両方が満足されるということはない。

セル８２は不変更アドレスビットが線９４及び９６に現
われた時、オンに設定される。セル８４は置換アドレス
の対応するビットが低である時、オフに設定される。こ
の場合、ＮＡＮＤ１０４への総ての入力は高にあり、そ
して、出力線９８は低となる。線９８を高にさせるため
にセル８４はオンに設定される。かくて、高信号はＮＡ
ＮＤ１０４の１つの入力であるセル８４の０出力に現わ
れず、線９８は低にされない。

セル８２が低に設定され且つワード線９２が選択された
時、ＮＡＮＤ：１０６の関連した２個の入力は高である
。他の入力は線９６上の反転アドレス信号である。その
信号が高である時、ＮＡＮＤｌｏ６は満足され且つ線９
８は低にされる。かくして、入力するアドレスビット位
置での低状態の信号は線９８上に低信号を生ずる。線９
６上の信号が高である時、ＮＡＮＤｌｏ６は満足されな
い。

カくシて、セル８２がオフの時、入カオス了ト。

レスビット位置における高状態の信号は必然的に線９６
が低てあり、そしてこれは線９８を低にしないことを意
味する。反対状態のアドレス信号はＮＡＮＤｌｏ６によ
り線９８を低にさせる。接続されているようなＮＡＮＤ
ｌｏ６のこの動作はワード線９２からの入力によって選
択される通過論理として特徴づけられうる。選択された
時、線９６−にの信号の反転は通過される。

第３図のアレーに関連して言うと、ワード線のグループ
のうち、例えばワード線９２の如き唯１個のワード線が
代表的に選択される。次に、ＮＡＮ］′）素子１．０４
及び１０６と対応し、且つ選択されたワード線に関連し
たＮＡＮＤ回路が飼勢される。各ワード線９２は複数の
ＮＡＮＤ素子１０４及び１０６を持ちその各々は線９８
の如き異なる出力線へ接続される。線９８の各々は総て
のワード線によって制御されるよう同じように接続され
る。

第４図に示された上述の可変回路は相対的に高価で複雑
であり、最良ではない。この論理は単に説明的に示され
たものであり、特定のアプリケーションで最適化される
だろう。

若し、そのような回路が与えられたとすれば、パッチが
達成されない時、種々のシステムのために、回路素子の
入手可能性に基づいて、付加的な論理や素子が置き換え
のため付加される。これはメモリ型の回路を製造する際
に、全コストを幾分か低下するだろう。

第３図に示された一般型の固定ＰＬＡは入手可能で、実
際的で、高価でなく、信頼性高く且つ高速である。本発
明は各連続パッチ又は他の置き換えのため、１個又は限
られた数のワード線しか必要としないから、このような
Ｐ　Ｌ　、Ａは本発明を使用するのに好適である。

【図面の簡単な説明】

第１図は、４個の最低位のアドレスビットを分離し且つ
変更しないことにより置換長さを増加させるようにした
、本発明に従ったパッチングシステムの主要要素を示す
図、第２図は、６個の最低位のアドレスビットを分離し
且つ変更しないことによって、より大きいバッチメモリ
の利点の見返りとして短い最小パッチ長さを容認するよ
うにした第１図と近似するシステムを示す図、第３図は
、ワード線を有する論理アレーの基本素子を示す図、第
４図は、電子技術で変更しうるメモリセルを論理に関連
させることによりこの論理を可変にした、本発明に従っ
た論理システムを示す図である。 ｌ・・　アドレスバス、５・・・・チップ選択論理、９
　・・・読み出し専用メモＩＪ（ＲＯＭ）、　１７・・
・人力バス、　１９　・論理アレー（ＰＬＡ、）、２３
．４．０　・バンチメモリ（ＥｐｎｏＭ）、２５・・　
論理バス、　２７　・排他的ＯＲ論理素子、６０・・・
・スイッチ素子。

Claims (1)

1. 【特許請求の範囲】 下記構成要素（イ）ないし←）を備えて成る、アドレス
   置き換えを行うためのデータ処理装置。 （イ）第１群のアドレスビットによってアドレスされる
   第１のメモリ。 （ロ）第２群のアドレスビットによってアドレスされる
   第２のメモリ。 （ハ）前記第１群のアドレスビットを受取って第３群の
   アドレスビットを発生する論理装置。 に）複数の論理回路手段。該論理回路手段の各々ハ、前
   記第３群のアドレスビットのうち１つのアドレスビット
   を第１の入力として受取り且つ前記第１群のアドレスビ
   ットのうち１つのアドレスビットを第２の入力として受
   取るとともに、該受取られた第１の入力が予定の等の出
   力信号を発生するように構成されている。 □□□）前記論理回路手段の出力信号を前記第２群のア
   ドレスビットとして使用して前記第２のメモリをアドレ
   スする手段。