JPS6313278B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアドレス変換を行うためのデータ処理
装置に関する。本発明は、一方のメモリからの情
報を、他方のメモリからの情報で置き換えるのに
特に有効である。これは、最初のメモリの内容が
固定された後に、そのメモリ中の情報が不完全で
あるとか、さもなければ変更を必要とする時のパ
ツチングとして知られている。パツチングは、メ
モリからのデータ全体を修正するために、書き換
え不能なタイプのメモリ、例えば読み取り専用メ
モリ（ROM）に関連して用いられる。

［従来技術］ 本発明は、所望のメモリ置き換えのサイズに密
接に関係した可変長のメモリ置き換え又はパツチ
ングをハードウエアにより達成する。IBM
Technical Disclosure Bulletin Vol.24、No.３、
1981年８月、1379頁−1382頁及びVol.24、No.10、
1982年３月、5273頁−5274頁は、ソフトウエア技
術を使つた可変長パツチを開示している。これ等
の技術はパツチの長さを決めるためデータ処理機
への命令コードに依存している。パツチングに於
て普通であるように、そして本明細書で述べられ
る基本的な発明とともに使用されるように、最初
のメモリの最低位のアドレスビツトが、このメモ
リのため置き換えられる、即ち“パツチイン”さ
れる第２のメモリ中の最低位のアドレスビツトを
決めるため直接に使われる。この事は、例えば上
述の文献のうち最初のものに示されている。

加えて、IBM Technical Disclosure Bulletin
Vol.21、No.１、1978年６月、341頁−342頁及び
Vol.23、No.10、1981年３月、4627頁−4628頁は、
変更されない低順位アドレスビツトを使つた固定
長パツチングを開示している。

［発明が解決しようとする問題点］ 本発明は或る低順位のアドレスビツトの通過
（pass−through）を使用する。これは、排他的
OR論理の働きを有する論理へ印加すべき適当な
情報の選択によつて達成される。パツチ、即ちア
ドレス長さの置き換えを決めるためではなく、デ
ータを通過させるために論理技術を使用すること
は、IBM Technical Disclosure Bulletin
Vol.17、No.10、1975年３月の2915頁−2916頁に示
されている。

［問題を解決するための手段］ 本発明に従つたアドレス置き換えシステム、即
ちパツチングシステムは、最初のメモリのために
意図されたアドレスを受け取るための論理を使用
する。代表的なアドレスは20個の独立したアドレ
スビツトから成り、その各々の重み
（significance）は通常の通りである。置き換え
メモリのアドレスビツトの数は10個程度の大きさ
の小さい数であり、本発明自身の中にこの数を最
小数に制限するものは何も存在しないけれども、
この程度の数で、本発明の利益は達成しうる。

本発明の良好な実施例に於て、アドレスビツト
はフイールド・プログラマブル論理アレー
（PLA）であることが望ましい論理アレーに与え
られる。適当なPLAはフユーズ（fuse）式のプ
ログラマブル・フイールドPLAである。マスク
などによつて、工場でプログラムされたPLAは
含まれた遅延のため好ましくない。

論理アレーへ与えられる同じアドレスビツトは
「通過論理」へ変更なしで与えられ、その個々の
素子はアドレスビツトの１つと、論理アレーから
の出力とを受け取る。その論理は、パツチの長さ
のために、低位のアドレスビツトに対応する信号
が予定の重みを持つように、個性化される。その
重みは例えば、この論理が排他的OR論理である
場合、ゼロである。高位のアドレスビツトは置き
換えメモリ、即ちパツチメモリ中のアドレスの不
変更部分に対応する。それ等は、この論理の出力
からパツチアドレスの不変更部分を発生するよう
に個性化される。良好な実施例に於て、論理アレ
ーはまた、パツチメモリを付勢し且つROMを滅
勢する信号を発生する。

或るパツチブロツクのアドレスが所望のパツチ
の長さに対して増大すると、アドレスの増分的変
更は変化することなく論理素子を通過する。複数
のワード線を有する論理アレーに関連して言え
ば、サイズに関係なく、そのような各パツチのた
めに１本のワード線のみが必要とされる。市場で
入手しうる代表的な論理アレーは70個以下の限ら
れた数のワード線を持つている。

アドレスビツトを感知するとその応答が直接に
生ずるが、代表的なアレー論理が反応又は整定す
るには最小限の時間が必要とされるにすぎない。
同様に、ハードウエアの削減や良好な応答時間
は、例えばランダムアクセス・メモリから個性化
された専用の論理によるなどの他の仕方で実現出
来る。本発明は実質的に、任意のアドレス選択式
メモリシステムに適用しうる。

［実施例］ 以下添付図面を参照して本発明を詳細に説明す
る。

第１図に示されたアドレスバス１は20本の独立
したアドレス線を含み、各線は１又はゼロの重み
を有している。このアドレスは、各線が１又はゼ
ロの重みを有するアドレスビツトを転送するとい
う意味に於てバイナリである。そのようなアドレ
スの与え方は、現在、データ処理技術に於て全く
標準的なことである。A15−A19と表記した高位
の５アドレスビツトはバス３を介してチツプ選択
論理５へ送信される。これ等のアドレスビツトが
チツプ選択論理に適合する場合、線７上に信号が
発生されて標準の読み出し専用メモリ（ROM）
９を選択する。

ROM９は、固定された構造によつて表示され
るバイナリデータを各メモリ位置に保持している
ような通常のメモリである。それ故、データはメ
モリが製造された後は変更不能である。代表的な
ROM９は32Kバイトのメモリである。出力バス
１１は８ビツトバイトを並列に受け取る８本の線
を含む。アドレスビツトA0−A14はROM９への
アドレスとして、15本の線を含むアドレスバス１
５上に与えられる。

上述の装置は、ROM及びROMをアドレスす
る手段を有する標準のシステムを構成する。本発
明に従つて、アドレスバス１はまた、入力バス１
７を介してフイールド・プログラマブル論理アレ
ー（PLA）１９にも接続される。バス１７はバ
ス１上のアドレスのうち高位の16アドレスビツト
A19−A4を運ぶ個々の線を含む。

良好なPLA１９の細部は市場性によつて決め
られる。入手しうる最も好適な装置は16個の別々
の入力信号を受け取り、48本のワード線を含み、
且つ８個の出力信号を並列に発生する。本実施例
に於て、８個の出力信号の１つが線２１に発生さ
れ、それはチツプ選択論理５を滅勢し、且つパツ
チメモリ２３を付勢即ち選択するよう機能する。

パツチメモリ２３は市場で入手可能な消去可能
プログラマブル読み取り専用メモリ（EPROM）
であるのが好ましい。これは、メモリ中に特定の
データを入れずに製造され、そして製造工場から
離れた場所で特別の機器を使用する個人によつて
選択されたデータでコード化（個性化）すること
が出来るような装置である。（通常、この装置は
紫外線幅射により消去され、次いでメモリ位置を
アドレスすることによつて電気的にプログラムさ
れる。） PLA１９からの他の７個の出力は独立した線
２５ａ乃至２５ｇを有する論理バス２５上に現わ
れ、各線は排他的OR論理素子２７ａ乃至２７ｇ
の２個の入力のうちの１つとしてそれぞれ接続さ
れる。排他的OR素子２７ａ乃至２７ｇの第２の
入力は、アドレスビツトA10乃至A4を運ぶ７本
の線を含む並列のアドレスバス２９からのもので
ある。アドレスビツトA4は排他的OR素子２７ａ
の第２入力として線２９ａ上に与えられる。より
高位のアドレスビツトは、他の排他的OR素子の
第２入力として順番に与えられる。例えば最高位
のアドレスビツトA10は排他的OR素子２７ｇの
第２入力として線２９ｇ上に加えられる。

４個の別々の線を含む第２の並列アドレスバス
３１はPLA１９及び論理素子２７ａ乃至２７ｇ
をバイパスして最低位の４個のアドレスビツト
A0乃至A3を運び、そして最低位のアドレスビツ
トEA0乃至EA3としてEPROM２３へ接続され
る。但し、この場合に於て、A0はEA0として与
えられ、A1はEA1として与えられ、そして残り
の信号は同じ順序で与えられる。

このことは、PLAで利用可能な少数の出力を
補償するために行われる。即ち、若しこれ等の低
位アドレスビツトがPLAによつてそのまま供給
されるとすれば、極めて短い長さのパツチしか与
えることが出来ないからである。最適の実現形態
では、総てのアドレスビツトは説明されたように
PLA１９を通過し、そしてPLA１９は適当な長
さのパツチを与えるに充分な出力（線２５）を持
つであろう。

論理素子２７ａの出力は次のアドレスビツト
EA4として線３３ａ上に印加され、一方関連した
論理素子の出力も同様にして印加され、そして最
後の論理素子２７ｇの出力はEPROM２３への最
高位のアドレスビツトEA10として線３３ｇ上に
印加される。線２１上の信号はEPROM２３を選
択するのに印加される。このようにEPROM２３
をその入力に於ける信号によつて選択、即ち付勢
することはチツプ選択とも呼ばれ、当該技術分野
では周知である。

EPROM２３の出力は８個のバイナリ・データ
ビツトであつて、出力バス３５上に並列に現われ
る。選択された時、ROM９及びEPROM２３の
両方はそれ等の出力バス１１及び３５を介して、
８本の別個の線を有する通常のデータバス３７に
８ビツトのデータを与える。バス３７はデータ処
理システムの一般使用のためにデータを転送す
る。EPROM２３を選択する線２１上の同じ信号
がROM９を滅勢するので、バス３７上のデータ
はROM９又はEPROM２３の一方から来るけれ
ども、両方から同時に来ることはない。

ROM９及びEPROM２３の間の選択はPLA１
９の個性化に基づく。PLA１９がバス１７上の
アドレスビツトA19乃至A4に応答して線２１を
付勢しないような場合であつて、しかもチツプ選
択論理５がバス３上のアドレスビツトA19乃至
A15に応答して線７に選択信号を与えるような場
合には、データがROM９によつて供給される。
（勿論、システムはA19乃至A15の他の組合せに
よつて選択される、ROM９以外のメモリを有し
てもよい。）プログラムのブランチなどが遂行さ
れている場合、バス１５上のアドレスは、前のア
ドレスとは大幅に異なるだろうけれども、バス１
５上のアドレスはデータを供給するために、１つ
のバイナリ数ずつ増大するに充分大きな部分を持
つている。良好な実施例に於て、そのようなアド
レス、及びアドレスの変更は今述べたように月並
なことである。

任意のアドレスに於て、PLA１９はバス１７
上のアドレスビツトに応答して線２１上に付勢信
号を与えるように個性化されうる。これが惹起す
ると、PLA１９はまた、排他的OR素子２７ａ乃
至２７ｇへの入力として接続されるアドレスビツ
トについてバス２５上に論理ゼロ信号を与えるよ
うに個性化される。これ等のアドレスビツトは、
A4乃至A19が線２１を付勢し且つバス２５上に
１組の信号を与える連続アドレス順序の間変化す
るようなものである。

例えば、メモリ置換アドレス、即ちパツチアド
レスは11011101110100000000と
11011101110111111111との間にありうる。（通常
のようにA0は右側に現われる。）ここで、指定さ
れた高位のアドレスビツトが予め定義されている
ものである場合は、パツチ境界が開始することが
わかる。この例に於て、A8乃至A19は同じであ
り、そしてこれはPLA１９によつて、線２１及
びバス２５上に唯１つの連続した選択を達成する
のに使われる。（A10よりも高い桁で変化するア
ドレスは、EPROM２３が１個の連続した選択と
して応答することが出来るものよりも大きい。こ
れは、EPROM２３、即ちパツチメモリがパツチ
ブロツクより大きくないため、真実である。） この例に於て、アドレスはA0乃至A7について
は変化し、一方A8乃至A19は無変更に留まる。
本発明に従つて、PLA１９は、A4乃至A7に対応
するバス２５の線上に論理ゼロ（論理１と区別す
るものとして）を与えるように個性化される。従
つて、線２５ａは排他的OR２７ａの入力として
ゼロを供給し、線２５ｂ（図示せず）は排他的
OR２７ｂ（図示せず）にゼロを供給し、線２５
ｃは排他的OR２７ｃへゼロを供給し、そして線
２５ｄは排他的OR２７ｄへゼロを供給する。ア
ドレスビツトA4は排他的OR２７ａの第２入力と
して印加され、且つ排他的ORはその入力が異な
つた時、１を生ずる論理として定義されるので、
アドレスビツトA4は排他的OR２７ａの出力とし
て線３３ａ上に現われる。A4のすぐ上にある３
つのアドレスビツトは記載されたように排他的
OR回路２７ｂ乃至２７ｄへ印加される。この例
では、線２５ｂ乃至２５ｄ上の入力はゼロなの
で、アドレスビツトA5乃至A7は出力線３３ｂ乃
至３３ｄ上に無変更で現われる。それ等は排他的
OR論理２７ｂ，２７ｃ及び２７ｄを無変更で効
果的に“通過”する。

PLA１９はEPROM２３中のアドレスの無変
更部分を与えるように個性化されるが、そのビツ
ト位置はバス１上にあるアドレスの無変更部分の
ビツト位置と異なつていてもよい。このアドレス
の特定の無変更部分は対応するデータが貯蔵され
る位置に依存する。通常、データは利用可能な次
の貯蔵位置に貯蔵されるであろう。EPROM２３
のような代表的な標準的メモリシステム中の総て
のメモリ位置は、順次に大きくなるバイナリ形式
のアドレスによりアクセスされる。通常、データ
は利用可能な任意の貯蔵位置に貯蔵されるが、選
択される位置は充分なメモリ長を持たねばならな
い。

前述の例に於て、EPROM２３中で利用可能な
領域のアドレスが01100000000で開始すると仮定
すると、PLA１９は、排他的OR２７ｅ（図示せ
ず）への線２５ｅの信号がゼロであるように個性
化される。バス２９から排他的OR２７ｅへの他
の入力信号はA8であり、それは１である。それ
故、排他的OR２７ｅはEPROM２３のアドレス
EA8として機能する１を線３３ｅ上に与える。同
時に、排他的OR２７ｆへの線２５ｆ上の信号は
１であり、PLA１９はそのように個性化される。
何故ならば、A9がゼロであり且つ置換アドレス
が１を必要とするからである。排他的OR２７ｆ
は線３３ｆ上に１を与える。排他的OR２７ｇへ
のA10がまた１であり、且つ置換アドレスのその
順位にゼロが必要とされるので、PLA１９は同
様に、線２５ｇ上に１を与えるよう個性化され
る。

各パツチごとに、可変ブロツク長のパツチが達
成される。本発明の他の顕著な利点はワード線を
有する論理アレーによつて実現されるという適合
性にある。そのようなアレーは充分に速く、容易
に実現され且つコスト効果がある。そのような素
子は第３図に関連して、詳細に説明する。

“パツチイン”される置換の長さ及びEPROM
２３中の利用可能スペースはPLA１９の個性化
前には既知であり、且つその個性化のための基礎
である。正しいデータはEPROM２３中で複製さ
れ、そして正しくない又は変更されるべきデータ
は訂正即ち変更された形でEPROM２３中に貯蔵
される。

本発明の範囲内で、各置換即ちパツチを別々の
ワード線の選択と同じにすることは有用である。
この事が真実であるのは、低位の変更ビツトによ
つて或るブロツクの長さが決まる限り、高位の無
変更ビツトによつて選択される各ワード線がこの
ブロツクへパツチするからである。これは、たと
え低位の内容の一部のみが対応する元の情報と異
なるとしても、同様である。

例えば、20個のアドレスビツトのうちの最も高
位の13ビツトが無変更であると仮定する。この場
合、低位の７ビツトが128のパツチ長さを決める。
その128の長さのパツチはEPROM２３中で与え
られねばならない。通常、その長さの２分の１ま
では重複データを含み、それはEPROM中にもあ
る。変更されるべき情報は、例えば低位の７ビツ
トが総てゼロ（0000000）であるアドレスで開始
しうる。若し、変更されるデータが69（1000101）
で終るならば、変更されるデータの長さは70であ
るが、パツチの合計長さは128である。最低位の
無変更アドレスビツトは第８番目のものであつ
て、これは開始状態0000000の後、128個のアドレ
ス増分で変化する。この変化は選択されたワード
線を選択解除し、且つパツチを終了させる。

それにも拘らず、パツチのサイズは変更される
データの長さに密接に関連する。すぐ上で掲げた
例に於て、変更されるデータの長さが50であり、
且つ低位の開始アドレスビツトが総てゼロである
とすれば、必要とされるパツチ長さの終端では低
位のアドレスビツトは0110001となるであろう。
上掲の例と反対に、この場合には第７番目の高位
アドレスビツトは必要なパツチ長さの前後で、無
変更である。PLA１９はその桁のアドレスビツ
トA6及びより高位の無変更アドレスビツトに応
答するように個性化される。これは、変更される
べきデータの長さに直接関係した量にパツチメモ
リ、即ちEPROM２３の使用が制限されることを
説明し、これが本発明の基本的な利点である。

勿論、変更されるべきデータの開始アドレスは
任意のメモリ位置であつてよい。バイナリ順序の
相互作用の故に、パツチ長さが対応して長くなく
とも、必要なパツチ長さは開始アドレスの幾つか
の高位アドレスビツトを変更して得られる或るア
ドレスで終了しうる。（算術的センスで、これは、
繰り上げ動作によつて、即ち111＋１は10000であ
ることによつて変換される唯１個の増分を生ず
る。）変更されるべきデータの２分の１より長い
パツチ長さを回避することはこのアドレス変換で
単一のパツチを２個のパツチへ分割することによ
つて達成されうる。（但し、この場合には、第２
ワード線を使用することが必要となる。） ２つのパツチで変更されるデータが連続である
としても、２つのパツチを使用することにより以
下の例に示すような利点が得られる。変更される
べきデータの開始アドレスは
01011000001110110011であり、このデータの終了
アドレスは01011000010000101111である。これ等
の差はたつた124だけである。しかも、低位の11
アドレスビツトが変化するので、パツチ長さは
2048である。この長いパツチを回避するため、こ
れを２つのパツチ、即ち開始アドレス
01011000001110110011から変換を有する変更の直
前のアドレス01011000001111111111までの第１の
パツチと、01011000010000000000から
01011000010000101111までの第２のパツチとへ分
割することが行われる。PLA１９は、10個の高
位アドレスビツトA19−A10が第１のパツチの不
変更アドレスビツト0101100000である時、１つの
ワード線を選択するように個性化される。このパ
ツチは128の長さであり、そのうち52個は重複さ
れる必要のないデータに対応する。（即ち、低位
のアドレス0000000から0110010まで。）PLA１９
はまた、14個の高位アドレスビツトA19−A6が
第２のパツチの不変更アドレスビツト
01011000010000である時、他のワード線を選択す
るように個性化される。このパツチは64の長さで
あり、そのうち16個は重複される必要のないデー
タに対応する。（低位のアドレス110000から
1111111まで。） 第２図は、より長いパツチメモリEPROM４０
が使われるのを除いて、第１図の実施例と極めて
近似した実施例を示す。EPROM４０は13個のア
ドレスビツトA12乃至A0を受け取るのに適する
８ビツトの8Kメモリであり、第１図のEPROM
２３とその他は基本的に同じである。第１図のそ
れと実質的に同じ素子は同じ参照数字を与えら
れ、ここではこれ以上の説明はしない。

バス１上の14個の高位アドレスビツトA19乃至
A6は入力バス４２によりPLA１９へ与えられる。
PLA１９の２つの入力は使用されず、従つてバ
ス４４は接地される。並列アドレスバス４６はア
ドレスビツトA12乃至A6を運び、そこで各々は
排他的OR論理素子２７ａ乃至２７ｇの１入力と
して接続される。最低位のアドレスビツトA6は
排他的OR２７ａの入力として接続され、そして
他のビツトは排他的OR回路２７ｂ乃至２７ｇへ
順番に接続される。PLA１９の７個の出力は
個々の線２５ａ乃至２５ｇを有する論理バス２５
上に現われ、各々は排他的OR論理素子２７ａ乃
至２７ｇの異なつたものへ接続される。

６個の個々の線を含む第２の並列アドレスバス
４８はEPROM４０へ最低位のアドレスビツト
EA0乃至EA5として６個のアドレスビツトA0乃
至A5を運び、A0はEA0として印加され、A1は
EA1として印加され、そして他のものは同じ順序
で印加される。

16個の位置でなく64個のメモリ位置を定義する
アドレスバス４８上の信号を除いて、動作は第１
図に関連して説明されたのと同じである。
EPROM４０は出口バス３５上に８ビツトバイト
を与え、これはデータバス３７へ送られる。

バス４８はPLA１９をバイパスするので、可
能な最小置換単位は64ポジシヨンである。これ
は、通常望ましくない長い置換を増加させる。然
し、合計のアドレスビツト数がPLA１９からの
７とバス４８の６を加えたものとなるので、それ
はまた、アドレスビツトの数を増加させる。アド
レスビツトの数が11個に制限された第１図の実施
例は2Kバイトのメモリ２３をアドレスしうるに
すぎないが、第２図の実施例はより大きい8Kバ
イトのメモリ４０をアドレスすることを許容す
る。

第３図は単に標準的なPLAを示す。図示され
たPLAはマスク技術による工場でのプログラミ
ング即ち個性化を暗示している。それは本願の発
明者によつて明確に理解され且つ充分に説明する
ため、選ばれたものである。フイルドPLAを含
す代替しうるPLAは幾つかの製造業者から市場
で入手しうる。即座に出来るフイルドの個性化は
本発明に使われるPLAにとつて好ましいことで
ある。

そのようなアレーの主要な要素は、このアレー
がコード化された出力信号を発生するために付勢
されうる限られた数のワード線５０ａ乃至５０ｐ
を持つているということである。入力線５２ａ乃
至５２ｎにある入力は、ワード線５０ａ乃至５０
ｐの数よりも数に於て膨大な順列を与える。各入
力線５２ａ乃至５２ｎは個性化に基づいてワード
線５０ａ乃至５０ｐの任意の線に相互接続される
能力を有する。入力線５２ａ乃至５２ｎ上の低電
位状態に積極的に応答するために、各入力線は
個々のインバータ５４ａ乃至５４ｎと並列に接続
され、その各出力は５６ａ乃至５６ｎ上に出る。
入力線５２ａ乃至５２ｎ上の信号は線５８ａ乃至
５８ｎを介してアレー中に運ばれる。

スイツチ素子６０が線５８ａ乃至５８ｎ及び５
６ａ乃至５６ｎの１つの高電位により付勢された
場合、線５８ａ乃至５８ｎ及び５６ａ乃至５６ｎ
の各々はワード線５０ａ乃至５０ｐの状態を反転
する。スイツチ素子６０は電界効果トランジスタ
であつて、ワード線５０ａ乃至５０ｐを接地電位
に接続する。制御は素子６０のゲートへ高い信号
を印加することにより行う。ワード線５０ａ乃至
５０ｐは、素子６０の１つにより接地されない
時、その各々に対して直列に接続された抵抗器６
２ａ乃至６２ｐを通して働く高電位によつて、
「高」に保持されることにより選択される。

最後に、高電位のワード線５０ａ乃至５０ｐは
出力線６４ａ乃至６４ｍへ接続されるスイツチ素
子６０のゲートに作用する。線６４ａ乃至６４ｍ
は、素子６０の１つによつて接地電位にされない
時、抵抗器６６ａ乃至６６ｍを通る高電位により
「高」に保たれる。

スイツチ素子６０は通常のゲートの記号を持つ
か又はゲート記号を持たない何れかの電界効果ト
ランジスタとして示されており、ゲートを有する
ものは第３図で丸で囲まれて示される。これは個
性化アレーの製造中にゲートが与えられないこと
を暗示している。勿論、代案として、総てのゲー
トを与えるようにしてもよいが、この場合には線
５６ａ乃至５６ｎ及び５８ａ乃至５８ｎ及び６６
ａ乃至６６ｍへの接続を個性化に基づいて選択的
に作らなければならない。

スイツチ素子６０（第３図で丸で囲まれた素子
６０により表示されたもの）のどれもが、５８ａ
のような入力線及び５６ａのようなその反転信号
線の何れかと線５０ｐのような与えられたワード
線との間に効果的に接続されなかつた場合、その
入力の状態は結果に無関係であることは明らかで
ある。特に第３図に於て、線５２ａ上の状態は線
５０ｐに影響しない。何故なら線５８ａが向けら
れている素子６０ａはゲートを有さず、且つ線５
６ａが向けられている素子６０ｂもゲートを持た
ないからである。（これは便宜上“don't care”
論理と言われる。） 第１図及び第２図の実施例のPLA１９に関連
して、PLA１９への変更アドレスビツトにはそ
のような“don，ｔ care”個性化が応答するの
で、ワード線はそれ等の状態に関係なく選択され
る。PLA１９への不変更アドレスビツトには、
ワード線５０ａ乃至５０ｐのうち唯１つのワード
線を高にすることにより選択するような個性化が
応答し、そのワード線は変更アドレスビツトのた
め“don，ｔ care”個性化を持つ。所望の出力
は記載されたようなものであつて、これは単に個
性化されるワード線に関連したスイツチ素子６０
が付勢されるように個性化することにより達成さ
れるので、出力線６４ａ乃至６４ｍは上に述べた
ように本発明に従う信号を運ぶ。

論理アレーは当該技術分野で既に知られてお
り、且つ本発明に対して等価な種々の形式を取り
得るので、上記の記述は説明目的のみを意図する
ものである。本発明は論理アレーを個性化するこ
とによつて、種々のサイズの置換、即ちパツチの
ために個々のワード線を利用する際、変更アドレ
スが活勢なワード線を選択することに役割を果た
さないようにするものである。従つて、連続した
各置換即ちパツチは、受け取られたアドレスの変
更部分が大きいとしても、１つのワード線のみを
使用する。これは使われるワード線の数を最少限
にし、且つ構成用資源としてのワード線の数を少
くする。（第１図に関連して説明されたように、
原アドレス中の繰り上げ又は変換を含む特定のア
ドレスに於て、分割されたパツチを使うことはパ
ツチメモリ、EPROM２３の使用を経済的にする
ため好ましいであろう。） 加えて、PLAなどはメモリ等のアクセス時間
と比較して相対的に速い。表徴的に言えば、最終
的な使用可能出力は、システムの中で特別の待ち
時間が設けられないくらい充分に早くPLAから
発生される。第１図及び第２図に関連して説明す
ると、ROM９を滅勢し且つEPROM２３又は
EPROM４０を付勢するための制御信号は線２１
に速やかに現われ、そしてアドレスビツトもバス
２５に速やかに現われるので、システム全体のタ
イミングに遅延を課す必要はない。

第４図は、個性化がハードウエアで固定されて
いないアレー論理の１つのサブ回路を示す。アレ
ー全体は、第１図のサブ回路を第３図の様式で二
次元的に反復することによつて構成されるが、そ
の詳細は以下で説明する。メモリセル８０，８２
及び８４は２個の状態を有するランダムアクセス
の位置であつて、第１の状態で１と印された出力
点に「高」信号を発生し、且つ第２の状態で０と
印された出力点に「高」信号を発生する。

より詳細に説明すると、各セル８０，８２及び
８４は、オンからオフへ状態を切換えるため夫々
制御線８６，８８及び９０で駆動される通常のデ
ザイン交差結合双安定回路の如き任意の標準的メ
モリセルであつてよく、例えば「１」の出力が
「高」で「０」の出力が「低」の状態を第１の状
態とし、「０」の出力が「高」で「１」の出力が
「低」である状態を第２の状態とするように決め
られる。

線９２は第３図のワード線５０ａ乃至５０ｎの
１つと対応するワード線である。線９２は通常、
高電位にバイアスされる。線９２は多数のサブ回
路へ接続され、その各々が実質的に第４図に示さ
れている。線９２は通常、非選択の低に保持さ
れ、そして以下に記載されるようにサブ回路によ
り高へ移るのを許容されたとすると、線９２は選
択されてコード化出力の発生に関与する。回路全
体はワード線９２のような複数個のワード線を有
し、各ワード線に接続された第４図のようなサブ
回路の数はアレーに対する入力アドレスビツトの
数に等しい。

線９４は第３図の線５８ａ乃至５８ｎの１つと
対応する直接入力線である。同様に、線９６は、
線９４が線５８ａと対応している場合、線５６ａ
と対応する線９４上の信号の反転信号を運ぶ。ま
た線９８は、通常、高電位へバイアスされる。線
９８は１つの出力を運び且つ第３図の出力線６４
ａ乃至６４ｍの１つと対応する。従つて、線９２
のような各ワード線と関連した第４図のような各
サブ回路は線９８のような異なつた出力線へ接続
される。

線９４が高の時で線９４上のアドレスビツトが
線９２を部分的に選択した時に、メモリセル８０
はオンに設定される。（セルが線９２を接地電位
へ引き下げないで、総てのセルが部分的に線９２
を選択した時、ワード線９２は完全に選択され
る。）線９４及び９６上の信号が不変更アドレス
ビツトである時、メモリセル８２はオンに設定さ
れる。（即ち、それ等は“don，ｔ care”信号
ではない。）従つて、セル８０及び８２がオンで
あり且つ線９６が高である時、NAND論理素子
１００の３個の入力総てが高であり、結果として
ワード線９２へ接続されている出力を低下、即ち
接地し、それを引き下げる。ワード線９２は積極
的に選択を妨げられる。

線９４上の信号が高であつたとすると、線９６
上の信号は低であらねばならず、そしてNAND
１００は満足されない。セル８０からのゼロ信号
はNAND論理素子１０２への３個の入力のうち
の１つなので、NAND論理素子１０２は満足さ
れない。この場合、NAND１００及び１０２の
何れもが満足されず、且つ線９２は部分的に選択
されるので、今説明中のサブ回路によつてそれは
低に引き下げられない。

セル８０の状態が反転されたとすると、０出力
が高である。即ち（NAND１０２への前の低入
力は高であり、そして線９４が高で且つセル８２
がオンである時、NAND１０２は満足される。
この状態に於て、ワード線９２は積極的に選択を
妨げられる。

セル８２の１出力はNAND１００及びNAND
１０２両方の３個の入力の１つである。その出力
が低である時、ワード線９２は線９４及び９６上
のアドレス信号及びその反転信号とは関係なく部
分的に選択される。

ワード線９２又はワード線９２に対応するワー
ド線が選択されるのは、そのワード線へ接続され
ている第４図の如きサブ回路の総てがワード線９
２又は他のワード線上の高信号を許容する場合で
ある。この高信号は、セル８２の１出力とメモリ
セル８４の０出力と共に、NAND１０４への３
個の入力の１つとして現われる。セル８２の０出
力はワード線９２と反転線９６と共にNAND１
０６の１入力として現われる。セル８２がオンに
設定されたか又はオフに設定されたかに依存し
て、NAND１０４又はNAND１０６のいずれか
が満足されるが、両方が満足されるということは
ない。セル８２は不変更アドレスビツトが線９４
及び９６に現われた時、オンに設定される。セル
８４は置換アドレスの対応するビツトが低である
時、オフに設定される。この場合、NAND１０
４への総ての入力は高にあり、そして、出力線９
８は低となる。線９８を高にさせるためにセル８
４はオンに設定される。かくて、高信号は
NAND１０４の１つの入力であるセル８４の０
出力に現われず、線９８は低にされない。

セル８２が低に設定され且つワード線９２が選
択された時、NAND１０６の関連した２個の入
力は高である。他の入力は線９６上の反転アドレ
ス信号である。その信号が高である時、NAND
１０６は満足され且つ線９８は低にされる。かく
して、入力するアドレスビツト位置での低状態の
信号は線９８上に低信号を生ずる。線９６上の信
号が高である時、NAND１０６は満足されない。

かくして、セル８２がオフの時、入力するアド
レスビツト位置における高状態の信号は必然的に
線９６が低であり、そしてこれは線９８を低にし
ないことを意味する。反対状態のアドレス信号は
NAND１０６により線９８を低にさせる。接続
されているようなNAND１０６のこの動作はワ
ード線９２からの入力によつて選択される通過論
理として特徴づけられうる。選択された時、線９
６上の信号の反転は通過される。

第３図のアレーに関連して言うと、ワード線の
グループのうち、例えばワード線９２の如き唯１
個のワード線が代表的に選択される。次に、
NAND素子１０４及び１０６と対応し、且つ選
択されたワード線に関連したNAND回路が付勢
される。各ワード線９２は複数のNAND素子１
０４及び１０６を持ちその各々は線９８の如き異
なる出力線へ接続される。線９８の各々は総ての
ワード線によつて制御されるよう同じように接続
される。

第４図に示された上述の可変回路は相対的に高
価で複雑であり、最良ではない。この論理は単に
説明的に示されたものであり、特定のアプリケー
シヨンで最適化されるだろう。

若し、そのような回路が与えられたとすれば、
パツチが達成されない時、種々のシステムのため
に、回路素子の入手可能性に基づいて、付加的な
論理や素子が置き換えのため付加される。これは
メモリ型の回路を製造する際に、全コストを幾分
か低下するだろう。

第３図に示された一般型の固定PLAは入手可
能で、実際的で、高価でなく、信頼性高く且つ高
速である。本発明は各連続パツチ又は他の置き換
えのため、１個又は限られた数のワード線しか必
要としないから、このようなPLAは本発明を使
用するのに好適である。

【図面の簡単な説明】

第１図は、４個の最低位のアドレスビツトを分
離し且つ変更しないことにより置換長さを増加さ
せるようにした、本発明に従つたパツチングシス
テムの主要要素を示す図、第２図は、６個の最低
位のアドレスビツトを分離し且つ変更しないこと
によつて、より大きいパツチメモリの利点の見返
りとして短い最小パツチ長さを容認するようにし
た第１図と近似するシステムを示す図、第３図
は、ワード線を有する論理アレーの基本素子を示
す図、第４図は、電子技術で変更しうるメモリセ
ルを論理に関連させることによりこの論理を可変
にした、本発明に従つた論理システムを示す図で
ある。 １……アドレスバス、５……チツプ選択論理、
９……読み出し専用メモリ（ROM）、１７……
入力バス、１９……論理アレー（PLA）、２３，
４０……パツチメモリ（EPROM）、２５……論
理バス、２７……排他的OR論理素子、６０……
スイツチ素子。

Claims (1)

1. 【特許請求の範囲】 １ 下記構成要素(イ)ないし(ホ)を備えて成る、アド
   レス置き換えを行うためのデータ処理装置。 (イ) 第１群のアドレスビツトによつてアドレスさ
   れる第１のメモリ。 (ロ) 第２群のアドレスビツトによつてアドレスさ
   れる第２のメモリ。 (ハ) 前記第１群のアドレスビツトを受取つて第３
   群のアドレスビツトを発生する論理装置。 (ニ) 複数の論理回路手段。該論理回路手段の各々
   は、前記第３群のアドレスビツトのうち１つの
   アドレスビツトを第１の入力として受取り且つ
   前記第１群のアドレスビツトのうち１つのアド
   レスビツトを第２の入力として受取るととも
   に、該受取られた第１の入力が予定の状態にあ
   るときは該第２の入力と論理的に同等の出力信
   号を発生するように構成されている。 (ホ) 前記論理回路手段の出力信号を前記第２群の
   アドレスビツトとして使用して前記第２のメモ
   リをアドレスする手段。