JPS60140475A - 画点メモリで重畳された複数の多角形の合成される輪郭を導出する回路装置 - Google Patents
画点メモリで重畳された複数の多角形の合成される輪郭を導出する回路装置Info
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- JPS60140475A JPS60140475A JP59257749A JP25774984A JPS60140475A JP S60140475 A JPS60140475 A JP S60140475A JP 59257749 A JP59257749 A JP 59257749A JP 25774984 A JP25774984 A JP 25774984A JP S60140475 A JPS60140475 A JP S60140475A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
- G05B19/406—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form characterised by monitoring or safety
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-
- G—PHYSICS
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- G05B19/4069—Simulating machining process on screen
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- G05B2219/36—Nc in input of data, input key till input tape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、画点メモリを入力側で、個々の画点記憶場所
を選択するアドレスロジックに接続した、画点メモリで
重畳された複数の多角形の合成される輪郭を導出する回
路装置に関する。
を選択するアドレスロジックに接続した、画点メモリで
重畳された複数の多角形の合成される輪郭を導出する回
路装置に関する。
数値制御工作機械では、工作物の加工を数値制御にエシ
シミュレートシ、制御部のスクリーンに工作物を表示で
きるようにすることが、極めて有用である。
シミュレートシ、制御部のスクリーンに工作物を表示で
きるようにすることが、極めて有用である。
コンピュータ装置のスクリーンに工作物を多次元的に表
示することは公知である。斜視的表示を行なうには、経
費面、装置面で大変である。
示することは公知である。斜視的表示を行なうには、経
費面、装置面で大変である。
簡単なマイクロプロセッサシステムでは、可能性が制御
されるため、従来、不満足な点が多い表示法のみ公知と
なっている。例えばヨーロッパ特許出願ＢＰ−Ａ２−０
０８９５６１号及びＫＰ−Ａ２−００８９５６２号 に
記載されているものなどがある。
されるため、従来、不満足な点が多い表示法のみ公知と
なっている。例えばヨーロッパ特許出願ＢＰ−Ａ２−０
０８９５６１号及びＫＰ−Ａ２−００８９５６２号 に
記載されているものなどがある。
マイクロプロセッサ制御の数値工作機械では、既にプロ
グラム作成の際にプログラミングの正しさを加工された
工作物の表示によってチェックできることが望ましい。
グラム作成の際にプログラミングの正しさを加工された
工作物の表示によってチェックできることが望ましい。
しかし像を形成するためのアツセンブラブログラムの流
れは比較的長時間持続する。
れは比較的長時間持続する。
本発明の基本的課題は、コンピュータ制御の装置におい
て図形のグラフィック表示を簡単かつ敏速に実現するこ
とである。
て図形のグラフィック表示を簡単かつ敏速に実現するこ
とである。
本発明によれば、この課題は次のよう忙して解決される
。即ちアドレスロジックを流れ制御装置及び一時記憶装
置に接続し、画点メモリのデータ出力側を一時記憶装置
に接続し、一時記憶装置が、流れ制御装置と協働し、画
点メモリのデータ出力側における情報に依存して、選択
すべき次の画点記憶場所のアドレスをアドレスロジック
で導出せしめるデータを、アドレスロジックに供給する
ようにしたのである。
。即ちアドレスロジックを流れ制御装置及び一時記憶装
置に接続し、画点メモリのデータ出力側を一時記憶装置
に接続し、一時記憶装置が、流れ制御装置と協働し、画
点メモリのデータ出力側における情報に依存して、選択
すべき次の画点記憶場所のアドレスをアドレスロジック
で導出せしめるデータを、アドレスロジックに供給する
ようにしたのである。
特許請求範囲の従属環には、本発明の有利な実施例が記
載されている。
載されている。
本発明の効果を例示すれば次のとおりである；即ち処理
速度は、本発明の回路によシ、相応するアッセンブラブ
ログラムの場合と比較して１ないし２つのオーダだけ大
きい。
速度は、本発明の回路によシ、相応するアッセンブラブ
ログラムの場合と比較して１ないし２つのオーダだけ大
きい。
グラフィックコントローラを構成するための他のモジュ
ールと共に、本発明の回路を１つの回路に集積化するこ
とがとりわけ有効である。
ールと共に、本発明の回路を１つの回路に集積化するこ
とがとりわけ有効である。
本発明によシ、工作物に対する工具の作用をリアルタイ
ムでスクリーンに３次元的に表示することが可能となる
。
ムでスクリーンに３次元的に表示することが可能となる
。
本発明の回路装置は、加工される工作物の断面を形成す
る画点メモリに重畳された複数の多角形の合成される外
輪郭又は内輪郭を導出する機能をもつ。
る画点メモリに重畳された複数の多角形の合成される外
輪郭又は内輪郭を導出する機能をもつ。
次に本発明を、図面を用いて実施例につき詳細に説明す
る。
る。
第１図はグラフィック制御モジュールのための回路を示
す。第２図は、第１図の回路を使用した外輪郭導出の説
明に供する略図である。第６図は、第１図の回路を使用
した内輪郭導出の説明に供する略図である。
す。第２図は、第１図の回路を使用した外輪郭導出の説
明に供する略図である。第６図は、第１図の回路を使用
した内輪郭導出の説明に供する略図である。
第１図に図示した回路は画点メモリＭｔ有する。画点メ
モＩＪ Ｍでは、加工される工作物の断面の輪郭が、プ
ログラムに従って点毎に記憶され、重畳されている。こ
れらの画点はピクセルとも称せられ、個々のビクセルけ
、画点メモリＭ内のその画点記憶場所のアドレスにより
選択可能である。
モＩＪ Ｍでは、加工される工作物の断面の輪郭が、プ
ログラムに従って点毎に記憶され、重畳されている。こ
れらの画点はピクセルとも称せられ、個々のビクセルけ
、画点メモリＭ内のその画点記憶場所のアドレスにより
選択可能である。
アドレスロジックＡにより、個々の画点記憶場所がアド
レス可能である。アドレスロジックＡは２つのカウント
アツプ・カウントダウン計数器ＺＫ 、ＺＹを有する。
レス可能である。アドレスロジックＡは２つのカウント
アツプ・カウントダウン計数器ＺＫ 、ＺＹを有する。
カウントアツプ・カウントダウン計数器ＺＸ、ＺＹｆＣ
よ、双安定マルチバイブレータ（フリップフロップ）Ｆ
Ｆ１〜ＦＦ４によりドライブされる。双安定マルチバイ
ブレータＦＦ１〜ＦＦ４の入力信号は論理回路網０１〜
Ｇ６から供給される。論理回路網０１〜Ｇ６には画点メ
モリＭ及び双安定マルチバイブＬ’−１’ＦＦ１゜ＦＦ
４ から情報が供給される。
よ、双安定マルチバイブレータ（フリップフロップ）Ｆ
Ｆ１〜ＦＦ４によりドライブされる。双安定マルチバイ
ブレータＦＦ１〜ＦＦ４の入力信号は論理回路網０１〜
Ｇ６から供給される。論理回路網０１〜Ｇ６には画点メ
モリＭ及び双安定マルチバイブＬ’−１’ＦＦ１゜ＦＦ
４ から情報が供給される。
カウントアツプ・カウントダウン計数器ＺＸ。
ＺＹは、コーナ点のアドレス情報がインタロゲートされ
るように、図示されていない態様で制御計算機に接続さ
れている。
るように、図示されていない態様で制御計算機に接続さ
れている。
双安定マルチバイブレータＦＦ１〜ＦＦ４は変数を記憶
し、論理回路網０１〜Ｇ６は供給ロジックを形成する。
し、論理回路網０１〜Ｇ６は供給ロジックを形成する。
第２図に略示したように、交差する複数の輪郭の表示か
ら、合成される外輪郭を導出するために、初期座標Ｘ＝
３．Ｙ＝３がアドレスカウンタＺＸ 、ＺＹに供給され
る。更に、チェックすべき次の画点への計数方向は、輪
郭の経過から決定され、フリップフロップＦＦ１〜ＦＦ
４に供給される。チェックすべき次の画点は、第２図に
図示したように、座標（アドレス）Ｘ＝２．Ｙ＝３であ
る。
ら、合成される外輪郭を導出するために、初期座標Ｘ＝
３．Ｙ＝３がアドレスカウンタＺＸ 、ＺＹに供給され
る。更に、チェックすべき次の画点への計数方向は、輪
郭の経過から決定され、フリップフロップＦＦ１〜ＦＦ
４に供給される。チェックすべき次の画点は、第２図に
図示したように、座標（アドレス）Ｘ＝２．Ｙ＝３であ
る。
回路は、アドレスされた画点がＸ方向又はＹ方向で線に
追従できるように、カウントアツプ・カウントダウン計
数器ＺＸ、ＺＹを始点から始まって制御するが、これを
可能とするには、下記の論理条件を充足しなければなら
ない。
追従できるように、カウントアツプ・カウントダウン計
数器ＺＸ、ＺＹを始点から始まって制御するが、これを
可能とするには、下記の論理条件を充足しなければなら
ない。
ＸＲ，、、＝ＹＲｎ■Ｐ、 （ｉ）
ＹＲｌ、＋１＝ｘＲｎ■：ｐ ｎ （２）ｘＩｎ＋、＝
（ｘＲｎ■ＹＲｎ）・Ｐ、 （３）ＹＩｎ＋□＝（ｘＲ
ｎ■ＹＲ，）・Ｐ、 （４）但し、ＸＲ及びＹＲは計数
方向の変数である（１＝カウントアツプ、０＝カウント
ダウン）。Ｘ工。
（ｘＲｎ■ＹＲｎ）・Ｐ、 （３）ＹＩｎ＋□＝（ｘＲ
ｎ■ＹＲ，）・Ｐ、 （４）但し、ＸＲ及びＹＲは計数
方向の変数である（１＝カウントアツプ、０＝カウント
ダウン）。Ｘ工。
Ｙ工 は計数器阻止信号である（１＝計数器は変化しな
い。０＝計数方向はＸＲ，ＹＲによる）。Ｐ！ｌはメモ
リセルの内容、即ちＸＲｎ、ＹＲｎ、Ｘ工。、Ｙエユに
より制御される計数過程の後にアドレスされる画点記憶
場所の内へである。変数ＸＲ，Ｘ工、ＹＲ，Ｙ工の１６
通りの可能な組合せのうち、８通シのみ許容される。こ
れらの８通りの組合せは、左方向、右方向、下方向及び
対角線方向への計数方法の決定に充分である。式（１）
〜（４）は、許容される組合せクラスからは導出されな
い。変数を初期値設定する際は、許される１つの組合せ
を選択するよう留意しなければならない。下記の式によ
り、許容される組合せが定まる。
い。０＝計数方向はＸＲ，ＹＲによる）。Ｐ！ｌはメモ
リセルの内容、即ちＸＲｎ、ＹＲｎ、Ｘ工。、Ｙエユに
より制御される計数過程の後にアドレスされる画点記憶
場所の内へである。変数ＸＲ，Ｘ工、ＹＲ，Ｙ工の１６
通りの可能な組合せのうち、８通シのみ許容される。こ
れらの８通りの組合せは、左方向、右方向、下方向及び
対角線方向への計数方法の決定に充分である。式（１）
〜（４）は、許容される組合せクラスからは導出されな
い。変数を初期値設定する際は、許される１つの組合せ
を選択するよう留意しなければならない。下記の式によ
り、許容される組合せが定まる。
ＸＩ＝ １に対し Ｘ Ｒ＝ Ｙ Ｒ（５）Ｙ工＝１に
対し ＹＲ＝ＸＲ（６） 上記結合規則（１）〜（４）はりカーシブ（再帰的）で
ある。それ故上記結合規則（１）−・（４）は、変数メ
モリとしての４つの７リツプフロツプＦＦ１〜ＦＦ４と
負帰還された結合回路網０１〜Ｇ６によシ実現される。
対し ＹＲ＝ＸＲ（６） 上記結合規則（１）〜（４）はりカーシブ（再帰的）で
ある。それ故上記結合規則（１）−・（４）は、変数メ
モリとしての４つの７リツプフロツプＦＦ１〜ＦＦ４と
負帰還された結合回路網０１〜Ｇ６によシ実現される。
フリップフロップＦ’Ｆ１〜ＦＦ４は変数ｘＲ＊ｘＬＹ
工、ＹＲを記憶する。結合回路網０１〜Ｇ４は結合ロジ
ックを形成する。出力側ＸＲ、ＹＲは、２つのアドレス
計数器ＺＸ 、ＺＹのカウントアツプ・カウントダウン
入力側に接続されている。阻止信号Ｘ工、Ｙ工は計数器
ｚｘ 、ｚｙのカウントエネーフ゛ル入力側Ｅに接続さ
れている。４つの変数は、計数器ＺＸ 、ＺＹが流れ制
御装置日から線Ｓ１を介して供給される後続のクロック
ツくルスで計数する７＞＞しないか、計数するとすれば
どの方向で７５）、を定める。クリップフロップＦＦ５
では、現在アト０レスされた画素の状態（ピクセルがセ
ットされているかそれとも消去されているか）で記憶さ
れる。かようにしてフリップフロップＦＦ５の出力側は
信号Ｐを供給する。
工、ＹＲを記憶する。結合回路網０１〜Ｇ４は結合ロジ
ックを形成する。出力側ＸＲ、ＹＲは、２つのアドレス
計数器ＺＸ 、ＺＹのカウントアツプ・カウントダウン
入力側に接続されている。阻止信号Ｘ工、Ｙ工は計数器
ｚｘ 、ｚｙのカウントエネーフ゛ル入力側Ｅに接続さ
れている。４つの変数は、計数器ＺＸ 、ＺＹが流れ制
御装置日から線Ｓ１を介して供給される後続のクロック
ツくルスで計数する７＞＞しないか、計数するとすれば
どの方向で７５）、を定める。クリップフロップＦＦ５
では、現在アト０レスされた画素の状態（ピクセルがセ
ットされているかそれとも消去されているか）で記憶さ
れる。かようにしてフリップフロップＦＦ５の出力側は
信号Ｐを供給する。
計数器ＺＸ 、ＺＹ 、フリップフロップＦ’Ｆ５及び
フリップフロップＦＦ１〜ＦＦ４のクロック入力側は、
信号８１〜Ｓ３により流れ制御装置から周期的にト。
フリップフロップＦＦ１〜ＦＦ４のクロック入力側は、
信号８１〜Ｓ３により流れ制御装置から周期的にト。
ライブされる。その場合、個々の画素による遅延時間、
セットアツプ時間及びメモリアクセス時間を考慮しガけ
れば々らない。フリップフロップＦＦ６は、論理回路網
Ｇ７と共に、コーナ点に到達する際にインターラブド信
号工を発生する働きをもつ。第２図及び第３図から明ら
かなように、直線上にある限シ、フリップフロップＦＦ
５に供給される画点メモリ内容の信号Ｐは常時交番的に
値０，１，０．１以下同様をとる。計数方向から、導出
されるコーナの名称が定まる。即ち直線の右側にピクセ
ルをセットするときは、右コーナと称する。他方直線の
左側にピクセルをセットするときは、左コーナを得る。
セットアツプ時間及びメモリアクセス時間を考慮しガけ
れば々らない。フリップフロップＦＦ６は、論理回路網
Ｇ７と共に、コーナ点に到達する際にインターラブド信
号工を発生する働きをもつ。第２図及び第３図から明ら
かなように、直線上にある限シ、フリップフロップＦＦ
５に供給される画点メモリ内容の信号Ｐは常時交番的に
値０，１，０．１以下同様をとる。計数方向から、導出
されるコーナの名称が定まる。即ち直線の右側にピクセ
ルをセットするときは、右コーナと称する。他方直線の
左側にピクセルをセットするときは、左コーナを得る。
右コーナに達する際、値０は２度連続してフリップフロ
ップＦＦ５に記憶される。左コーナに達する際、値１が
２度連続して記憶される。そこで信号Ｐをフリップフロ
ップＦＦ６で信号Ｓ２の１クロック周期だけ遅延させ、
遅延された信号Ｖと原信号Ｐを排他ＯＲ関数で結合する
と、コーナ点に達する場合に限り、合成された信号工は
値１をとる。
ップＦＦ５に記憶される。左コーナに達する際、値１が
２度連続して記憶される。そこで信号Ｐをフリップフロ
ップＦＦ６で信号Ｓ２の１クロック周期だけ遅延させ、
遅延された信号Ｖと原信号Ｐを排他ＯＲ関数で結合する
と、コーナ点に達する場合に限り、合成された信号工は
値１をとる。
上記の条件によれば、当初ＸＲ＝０．Ｘ工＝０ 、ＹＲ
＝１ 。
＝１ 。
Ｙニー１である。結合規則の適用の結果、下記の表を得
る。
る。
流れ制御の開始：Ｓｌで計数パルスが周期的に発生する
。Ｓ２で情報が画点メモリからフリップフロップＦＦ５
に転送される。Ｓ３で７リツプフロツプｌＦＦ１〜ＦＦ
４のドライブにょシリカ−シブな結合が実現される。
。Ｓ２で情報が画点メモリからフリップフロップＦＦ５
に転送される。Ｓ３で７リツプフロツプｌＦＦ１〜ＦＦ
４のドライブにょシリカ−シブな結合が実現される。
工＝１の際流れ制御の停止。アドレス計数器がコーナ点
の確認後コーナ座標を正確に再現しないことに留意しな
ければならない。例えば工＝１１Ｃなった後、計数器は
Ｘ＝３．Ｙ＝１２であるとする。しかしコーナはＸ＝３
．Ｙ＝１１にある。１ビツトのずれは、座標を読み取る
際に加算回路で修正することができる。数個のゲートを
制御線ＸＲ、ＹＲ、Ｘ工、Ｙ工に挿入することにより、
流れ制御装置Ｓの中間サイクルで計数値を適当に変更す
ることもできる。その後、座標を読み取り、以前の計数
値を再現する。次いで流れ制御装＃Ｓが再びスタートシ
、コーナを確認すると再び停止する。以下同様。
の確認後コーナ座標を正確に再現しないことに留意しな
ければならない。例えば工＝１１Ｃなった後、計数器は
Ｘ＝３．Ｙ＝１２であるとする。しかしコーナはＸ＝３
．Ｙ＝１１にある。１ビツトのずれは、座標を読み取る
際に加算回路で修正することができる。数個のゲートを
制御線ＸＲ、ＹＲ、Ｘ工、Ｙ工に挿入することにより、
流れ制御装置Ｓの中間サイクルで計数値を適当に変更す
ることもできる。その後、座標を読み取り、以前の計数
値を再現する。次いで流れ制御装＃Ｓが再びスタートシ
、コーナを確認すると再び停止する。以下同様。
１サイクルを終了した後中断基準を見い出すためには、
初期値Ｘｏ ＊ Ｙｏを固有のメモリに読み込み、常時
排他ＯＲゲｉトによシ実際の計数値と比較する（第１図
では図示されていない）ことが有効である。計数器とメ
モリの内容の一致が確認されると、外輪郭の多角形のす
べてのコーナ座標がマイクロプロセッサに伝送されたこ
とになる。
初期値Ｘｏ ＊ Ｙｏを固有のメモリに読み込み、常時
排他ＯＲゲｉトによシ実際の計数値と比較する（第１図
では図示されていない）ことが有効である。計数器とメ
モリの内容の一致が確認されると、外輪郭の多角形のす
べてのコーナ座標がマイクロプロセッサに伝送されたこ
とになる。
第３図による内輪郭の導出は、以上と同じ要領で行なわ
れる。但し初期座標及び他の計数方向は適当に計数器Ｚ
Ｘ 、ＺＹ及びフリップ７０ツブＦＦ１〜ＦＦ４ Ｋ供
給される。
れる。但し初期座標及び他の計数方向は適当に計数器Ｚ
Ｘ 、ＺＹ及びフリップ７０ツブＦＦ１〜ＦＦ４ Ｋ供
給される。
以上説明した回路は、固有のベクトル発生器、ダイナミ
ックメモリ用のリフレッシュコントローラ、インタラブ
ドロジック、流れ制御装置と共に、集積回路として５Ｄ
グラフインクコントローラにまとめることができる。ア
ツセンプラプログラムによりアルゴリズムを実施するの
と比較して、ハードウェア的解決策は、処理速度を１な
いし２つのオーダだけアップする。
ックメモリ用のリフレッシュコントローラ、インタラブ
ドロジック、流れ制御装置と共に、集積回路として５Ｄ
グラフインクコントローラにまとめることができる。ア
ツセンプラプログラムによりアルゴリズムを実施するの
と比較して、ハードウェア的解決策は、処理速度を１な
いし２つのオーダだけアップする。
第１図はグラフィック制御モジュールのための回路を示
すブロック回路図、第２図は第１図の回路を使用した外
輪郭導出の説明に供する略図、第５図は第１図の回路を
使用した内輪郭導出の説明に供する略図である。 Ａ・・・アドレスロジック、Ｍ・・・画点メモリ、Ｃ・
・・一時記憶装置、Ｓ・・・流れ制御装置、０１〜Ｇ７
・・・論理回路網、ＦＦ１〜ＦＦ４・・・双安定マルチ
バイブレータ、Ｄ・・・データ出力側、ＺＸ 、ＺＹ・
・・カウントアツプ・カウントダウン計数器、■・・・
インタラブド信号。 代理人 江 崎 光 好 代理人 江 崎 光 史
すブロック回路図、第２図は第１図の回路を使用した外
輪郭導出の説明に供する略図、第５図は第１図の回路を
使用した内輪郭導出の説明に供する略図である。 Ａ・・・アドレスロジック、Ｍ・・・画点メモリ、Ｃ・
・・一時記憶装置、Ｓ・・・流れ制御装置、０１〜Ｇ７
・・・論理回路網、ＦＦ１〜ＦＦ４・・・双安定マルチ
バイブレータ、Ｄ・・・データ出力側、ＺＸ 、ＺＹ・
・・カウントアツプ・カウントダウン計数器、■・・・
インタラブド信号。 代理人 江 崎 光 好 代理人 江 崎 光 史
Claims (1)
- （１）画点メモリを入力側で、個々の画点記憶場所を選
択するアドレスロジックに接続した、画点メモリで重畳
された複数の多角形の合成される輪郭を導出する回路装
置において、アドレスロジック（Ａ）を、流れ制御装置
（Ｓ）及び一時記憶装置（０）に接続し、画点メモリ（
Ｍ）のデータ出力側（Ｄ）を一時記憶装置（Ｃ）に接続
し、一時記憶装置（０）が、流れ制御装置（Ｅ７）と協
働し、画点メモＩ） （Ｍ）のデータ出力側（Ｄ）にお
ける情報に依存して、選択すべき次の画点記憶場所のア
ドレスをアドレスロジック（Ａ）で導出せしめるデータ
を、アドレスロジック（Ａ）に供給するようにしたこと
を特徴とする、画点メモリで重畳された複数の多角形の
合成される輪郭を導出する回路装置 ３（２） アドレ
スロジック（Ａ）に、少なくとも２つの座標方向のため
のカウントアツプ・カウントダウン計数器（ＺＸ、ＺＹ
） 、ロジックモジュール（０１〜Ｇ６）及び双安定マ
ルチバイブレーク（ＦＦ１〜ＦＦ４）を設け、流れ制御
装置（Ｓ）から周期的にパルスをカウントアツプ・カウ
ントダウン計数器（ＺＸ、ＺＹ）に加え、カウントアツ
プ・カウントダウン計数器（ＺＸ、ＺＹ）を介して、流
れ制御装置（Ｓ）が画点メモ１，１ （Ｍ）で歩進的に
アドレスを励振するようにし、マルチパイプレーク（Ｆ
Ｆ５） によシ、画点メモリ（Ｍ）からの個々の画点情
報を一時記憶装置（Ｃ）で記憶し、双安定マルチバイブ
レータ（ＦＦ１〜ＦＦ４）及びロジックモジュール（０
１〜Ｇ６）による双安定マルチバイブレーク（ＦＦ１〜
ＦＦ４）の論理結合を用い、画点メモＩＪ （Ｍ）から
の前記情報と結びつけて、インクロゲートすべき次の画
点のアドレスを、アドレスロジック（Ａ）で導出する特
許請求範囲第（１）項に記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3344350A DE3344350C1 (de) | 1983-12-08 | 1983-12-08 | Schaltungsanordnung für die Grafikeinheit eines Mikroprozessorsystems |
| DE3344350.5 | 1983-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140475A true JPS60140475A (ja) | 1985-07-25 |
| JPH0792836B2 JPH0792836B2 (ja) | 1995-10-09 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP59257749A Expired - Lifetime JPH0792836B2 (ja) | 1983-12-08 | 1984-12-07 | マイクロプロセッサ・グラフィック系の電気回路装置 |
Country Status (7)
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Also Published As
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| DE3344350C1 (de) | 1985-01-10 |
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