JPS6013524B2 - エミツタフオロワ出力回路 - Google Patents
エミツタフオロワ出力回路Info
- Publication number
- JPS6013524B2 JPS6013524B2 JP3127077A JP3127077A JPS6013524B2 JP S6013524 B2 JPS6013524 B2 JP S6013524B2 JP 3127077 A JP3127077 A JP 3127077A JP 3127077 A JP3127077 A JP 3127077A JP S6013524 B2 JPS6013524 B2 JP S6013524B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- output circuit
- emitsuta
- emitter follower
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はェミツタフオロワ出力回路に関し、特にェミツ
タカツプルドロジツク（ＥＣＬ）回路に用いるェミッタ
フオロワ出力回路に関する。
タカツプルドロジツク（ＥＣＬ）回路に用いるェミッタ
フオロワ出力回路に関する。
高速論理回路を実現しようとする場合、一般には露流切
換型論理回路とヱミツタフオロワ出力回路とを持ったい
わゆるＥＣＬ回路が用いられる。このＥＣＬ回路では出
力にェミツタフオロワを用いて、各々異つた出力を相互
に接続する事によりオア動作を実現するいわゆるＷｉｒ
ｅｄ−ＯＲが可能である。さらにェミッタフオロワを使
用する場合信号反射を防ぐ終端抵抗が常に必要である。
従来のＥＣＬ回路をＷｉｒｅｄ−ＯＲ結線した場合の一
部回路図を第１図に示す。すなわち各ＥＣＬ回路を構成
する一方のトランジスタＱ，〜Ｑ３の各コレクタ出力が
、出力ェミツタフオロワ回路を構成するトランジスタＱ
４〜Ｑの各ベースに接線される。これ等ェミツタフオロ
ワトランジスタＱ〜Ｑのェミツタ出力○，〜０３はＷｉ
ｅｒｄ−ＯＲ配線１により共通接続され、その配線１の
はし０で終端抵抗Ｒを接続し、出力終端回路を構成して
いる。従って、一般にＥＣＬ集積回路では出力ェミツタ
フオロワには出力端子０のみ出して終端用の抵抗Ｒをも
たず、これらの端子を相互にＷｉｒｅｄ−ＯＲ結線した
あと１ケ所外付の終端抵抗Ｒを接続して終端回路を構成
していた。これはＥＣＬ回路を用いる場合常に終端のた
めの単体抵抗を必要とする事を意味しており、コスト的
にも実装密度の面でも大きな欠点となっていた。本発明
の目的は、集積回路外部に外付抵抗の必要のないヱミツ
タフオロワ出力回路を提供するこ夕とである。
換型論理回路とヱミツタフオロワ出力回路とを持ったい
わゆるＥＣＬ回路が用いられる。このＥＣＬ回路では出
力にェミツタフオロワを用いて、各々異つた出力を相互
に接続する事によりオア動作を実現するいわゆるＷｉｒ
ｅｄ−ＯＲが可能である。さらにェミッタフオロワを使
用する場合信号反射を防ぐ終端抵抗が常に必要である。
従来のＥＣＬ回路をＷｉｒｅｄ−ＯＲ結線した場合の一
部回路図を第１図に示す。すなわち各ＥＣＬ回路を構成
する一方のトランジスタＱ，〜Ｑ３の各コレクタ出力が
、出力ェミツタフオロワ回路を構成するトランジスタＱ
４〜Ｑの各ベースに接線される。これ等ェミツタフオロ
ワトランジスタＱ〜Ｑのェミツタ出力○，〜０３はＷｉ
ｅｒｄ−ＯＲ配線１により共通接続され、その配線１の
はし０で終端抵抗Ｒを接続し、出力終端回路を構成して
いる。従って、一般にＥＣＬ集積回路では出力ェミツタ
フオロワには出力端子０のみ出して終端用の抵抗Ｒをも
たず、これらの端子を相互にＷｉｒｅｄ−ＯＲ結線した
あと１ケ所外付の終端抵抗Ｒを接続して終端回路を構成
していた。これはＥＣＬ回路を用いる場合常に終端のた
めの単体抵抗を必要とする事を意味しており、コスト的
にも実装密度の面でも大きな欠点となっていた。本発明
の目的は、集積回路外部に外付抵抗の必要のないヱミツ
タフオロワ出力回路を提供するこ夕とである。
以下本発明を図面を用いて説明する。
第２図は本発明の原理を説明する図であり、図示される
ようにェミツタフオロワ・トランジスタＱのェミツタ側
にインピーダンス及び制御スイツ０チを含む終端回路２
を接続している。
ようにェミツタフオロワ・トランジスタＱのェミツタ側
にインピーダンス及び制御スイツ０チを含む終端回路２
を接続している。
これによりこれらの出力端をＷｉｅｒｄ−ＯＲ構成する
場合については必要な１個の出力端子に接続された制御
スイッチをＯＮにして終端回路を構成し、他のＷｉｅｒ
ｄ−ＯＲされた出力機の終端回路については夕その中の
スイッチをＯＦＦにする事により終端回路をＯＦＦにし
て従釆の場合と同じ１ケ所を終端する終端回路を実現し
ている。これにより何ら外付の終端抵抗を用いずに終端
回路を構成する事が可能となり前記従来の欠点をなくす
事が出釆る。次に第３図を用いて本発明の実施例の説明
を加えると、出力端子０，から終端用抵抗Ｒと直列に接
続されたダイオードＤ，で構成される制御用スイッチか
ら成り、端子Ｔを‐Ｖ８８に接続すればダイオードＤ，
はＯＮとなり終端回路を形成するが端子ＴをＧＮＤにす
ればダイオードＤ，は逆バイアスされてＯＦＦとなり終
端回路２はＯＦＦとなり出力○，は出力端子のみ出た形
となる。この場合端子Ｔは複数回路分共通にして同時に
ＯＮ、ＯＦＦさせる事が出来る事は云うまでもない。
場合については必要な１個の出力端子に接続された制御
スイッチをＯＮにして終端回路を構成し、他のＷｉｅｒ
ｄ−ＯＲされた出力機の終端回路については夕その中の
スイッチをＯＦＦにする事により終端回路をＯＦＦにし
て従釆の場合と同じ１ケ所を終端する終端回路を実現し
ている。これにより何ら外付の終端抵抗を用いずに終端
回路を構成する事が可能となり前記従来の欠点をなくす
事が出釆る。次に第３図を用いて本発明の実施例の説明
を加えると、出力端子０，から終端用抵抗Ｒと直列に接
続されたダイオードＤ，で構成される制御用スイッチか
ら成り、端子Ｔを‐Ｖ８８に接続すればダイオードＤ，
はＯＮとなり終端回路を形成するが端子ＴをＧＮＤにす
ればダイオードＤ，は逆バイアスされてＯＦＦとなり終
端回路２はＯＦＦとなり出力○，は出力端子のみ出た形
となる。この場合端子Ｔは複数回路分共通にして同時に
ＯＮ、ＯＦＦさせる事が出来る事は云うまでもない。
第４図は制御用スイッチをトランジスタＴｒで構成した
場合の本発明の他の実施例で端子Ｔへの印加電圧により
スイッチをＯＮ、ＯＦＦする事が出釆る。
場合の本発明の他の実施例で端子Ｔへの印加電圧により
スイッチをＯＮ、ＯＦＦする事が出釆る。
第５図は終端回路２をスイッチ用トランジスタＴｒと抵
抗Ｒ′による定電流回路で構成した場合の本発明の他の
実施例であり、この場合にも端子Ｔの印加電圧により制
御用スイッチ（定電流回路）をＯＮ、ＯＦＦさせる事が
世釆る。
抗Ｒ′による定電流回路で構成した場合の本発明の他の
実施例であり、この場合にも端子Ｔの印加電圧により制
御用スイッチ（定電流回路）をＯＮ、ＯＦＦさせる事が
世釆る。
第６図は第１図の回路を本発明回路の一実施例である第
２図回路で構成した場合を示しており、先にのべた通り
従来ＥＣＬ回路を構成する場合の欠点とされていた外付
抵抗等による終端回路をＥＣＬ回路の外に構成せずＥＣ
Ｌ回路の中に終端回路を作り込む事が可能となり、コス
ト的にも実装密度の面でも大中な性能向上が可能となっ
た。
２図回路で構成した場合を示しており、先にのべた通り
従来ＥＣＬ回路を構成する場合の欠点とされていた外付
抵抗等による終端回路をＥＣＬ回路の外に構成せずＥＣ
Ｌ回路の中に終端回路を作り込む事が可能となり、コス
ト的にも実装密度の面でも大中な性能向上が可能となっ
た。
これは今後ますます高速高密度化して行くディジタル機
器を構成する高速集積論理回路を実現する上で非常に有
効な回路である。
器を構成する高速集積論理回路を実現する上で非常に有
効な回路である。
第１図は従来のＥＣＬ回路の１部を示す図、第２図は本
発明の原理を説明する図、第３図乃至第５図はそれぞれ
本発明の実施例を示す図、第６図は第１図の回路に本発
明を適用した場合の回路図である。 図において「Ｑはェミツタフオロワ・トランジスタ、Ｄ
，はダイオード、Ｔｒはスイッチ用トランジスタ、Ｒは
抵抗をそれぞれ示す。 多１図 多２図 多３図 多４図 多５図 多６図
発明の原理を説明する図、第３図乃至第５図はそれぞれ
本発明の実施例を示す図、第６図は第１図の回路に本発
明を適用した場合の回路図である。 図において「Ｑはェミツタフオロワ・トランジスタ、Ｄ
，はダイオード、Ｔｒはスイッチ用トランジスタ、Ｒは
抵抗をそれぞれ示す。 多１図 多２図 多３図 多４図 多５図 多６図
Claims (1)
- １ コレクタが接地された出力用トランジスタと、該出
力用トランジスタのエミツタに接続されたインピーダン
ス素子とスイツチング素子との直列回路とを含む集積回
路構成を複数個有し、該複数の集積回路構成の各トラン
ジスタのエミツタは共通に接続されて出力端子を形成し
、前記複数の集積回路構成の各スイツチング素子のうち
１個が導通せしめられ、他のスイツチング素子は遮断せ
しめられていることを特徴とするエミツタフオロワ出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127077A JPS6013524B2 (ja) | 1977-03-22 | 1977-03-22 | エミツタフオロワ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127077A JPS6013524B2 (ja) | 1977-03-22 | 1977-03-22 | エミツタフオロワ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53116767A JPS53116767A (en) | 1978-10-12 |
| JPS6013524B2 true JPS6013524B2 (ja) | 1985-04-08 |
Family
ID=12326633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127077A Expired JPS6013524B2 (ja) | 1977-03-22 | 1977-03-22 | エミツタフオロワ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013524B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192135A (en) * | 1981-05-20 | 1982-11-26 | Nec Corp | Current switching type logical circuit |
| JPS58145237A (ja) * | 1982-02-22 | 1983-08-30 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの論理回路 |
| JPS58215825A (ja) * | 1982-06-10 | 1983-12-15 | Nec Corp | 半導体論理回路 |
| JPS6161520A (ja) * | 1984-08-31 | 1986-03-29 | Nippon Telegr & Teleph Corp <Ntt> | 高周波信号スイツチ回路 |
-
1977
- 1977-03-22 JP JP3127077A patent/JPS6013524B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53116767A (en) | 1978-10-12 |
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